75.56220161PEC3Solucion.pdf
Front page
Subject
Upload date
17 mar 2024
Category
apuntes
Tags
05.562 • Fundamentos de Computadores • PEC3 • 2016-17 · Estudis de Informà tica Multimèdia y Telecomunicación
1 de 13
PEC3 - Tercera prueba de evaluación continuada
Presentación
Esta PEC se focaliza en los circuitos secuenciales. Las circuitos combinacionales nos
permiten describir funcionalidades de un circuito pero no nos permite guardar
información. Mediante biestables y registros podemos guardar información en memoria
y hacer circuitos más complejos. En este PEC practicaremos con este tipo de circuitos.
Competencias
- Entender el funcionamiento de los circuitos lógicos secuenciales y conocer y saber
aplicar técnicas de diseño de sistemas secuenciales.
Objetivos
- Saber discernir, a partir de la funcionalidad que se quiere que tenga un circuito
lógico, si el circuito tiene que ser de tipo secuencial o combinacional.
- Conocer el funcionamiento del biestable D y todas las entradas de control que
puede tener.
- Saber analizar un circuito secuencial.
- Saber realizar un cronograma a partir de un circuito digital secuencial.
- Saber analizar un grafo de estados.
- Saber diseñar un circuito cualquiera a partir de la descripción de su funcionalidad
mediante el modelo de Moore.
Recursos
Los recursos que se recomienda usar por esta PEC son los siguientes:
Básicos: El módulo 4 de los materiales.
Complementarios: VerilCIRC, VerilCHART y el Wiki de la asignatura. También
tenéis disponible el servicio PyPAC para obtener beneficios en la asignatura por la
realización de ejercicios a VerilUOC.
Criterios de valoración
Razonad la respuesta en todos los ejercicios. Las respuestas sin justificación
no recibirán puntuación.
La valoración está indicada a cada uno de los subapartados.
Formato y fecha de entrega
Para dudas y aclaraciones sobre el enunciado, dirigÃos al consultor responsable de
vuestra aula.
Hay que entregar la solución en un fichero PDF usando una de las plantillas
entregadas conjuntamente con este enunciado.
Se tiene que entregar a través del enlace Registro de EC de vuestra aula.
La fecha lÃmite de entrega es el 30 de noviembre (a las 24 horas).
Vista previa
del documento.
Mostrando 6 páginas de 13
1 de 13
PEC3 - Tercera prueba de evaluación continuada
Presentación
Esta PEC se focaliza en los circuitos secuenciales. Las circuitos combinacionales nos
permiten describir funcionalidades de un circuito pero no nos permite guardar
información. Mediante biestables y registros podemos guardar información en memoria
y hacer circuitos más complejos. En este PEC practicaremos con este tipo de circuitos.
Competencias
- Entender el funcionamiento de los circuitos lógicos secuenciales y conocer y saber
aplicar técnicas de diseño de sistemas secuenciales.
Objetivos
- Saber discernir, a partir de la funcionalidad que se quiere que tenga un circuito
lógico, si el circuito tiene que ser de tipo secuencial o combinacional.
- Conocer el funcionamiento del biestable D y todas las entradas de control que
puede tener.
- Saber analizar un circuito secuencial.
- Saber realizar un cronograma a partir de un circuito digital secuencial.
- Saber analizar un grafo de estados.
- Saber diseñar un circuito cualquiera a partir de la descripción de su funcionalidad
mediante el modelo de Moore.
Recursos
Los recursos que se recomienda usar por esta PEC son los siguientes:
Básicos: El módulo 4 de los materiales.
Complementarios: VerilCIRC, VerilCHART y el Wiki de la asignatura. También
tenéis disponible el servicio PyPAC para obtener beneficios en la asignatura por la
realización de ejercicios a VerilUOC.
Criterios de valoración
Razonad la respuesta en todos los ejercicios. Las respuestas sin justificación
no recibirán puntuación.
La valoración está indicada a cada uno de los subapartados.
Formato y fecha de entrega
Para dudas y aclaraciones sobre el enunciado, dirigÃos al consultor responsable de
vuestra aula.
Hay que entregar la solución en un fichero PDF usando una de las plantillas
entregadas conjuntamente con este enunciado.
Se tiene que entregar a través del enlace Registro de EC de vuestra aula.
La fecha lÃmite de entrega es el 30 de noviembre (a las 24 horas).
Vista previa
del documento.
Mostrando 6 páginas de 13
05.562 • Fundamentos de Computadores • PEC3 • 2016-17 · Estudis de Informà tica Multimèdia y Telecomunicación
2 de 13
Descripción de la PEC a realizar - SOLUCIÓN
Ejercicio 1 [15%]
Se quiere diseñar el grafo de estados de un circuito SLS que calcule la siguiente
sucesión:
Si+1 = (Si + E) mod 5
Se trata de un contador módulo 5 dónde en cada ciclo de reloj la salida Si+1 se calcula
incrementando la salida al anterior ciclo de reloj (Si) según el valor de la entrada E.
Esta entrada E tiene 2 bits y puede valer 1, 2 o 3. El valor 0 no se puede dar nunca. En
el momento de la inicialización del circuito la salida tiene que valer 0 (S0 = 0).
SLS
E S
2 3
Por ejemplo, si la entrada E vale 2 las salidas Si en cada ciclo de reloj serÃan: 0, 2, 4,
1, 3, 0, ...
La entrada E es asÃncrona y puede cambiar en cualquier instante. La salida Si es
sÃncrona y tiene que ser constante durante todo el ciclo de reloj. El valor de la entrada
E que se considera para hacer la transición de cada Si es el que hay justo en el flanco
de reloj ascendente.
Se pide que hagáis el grafo de estados de este circuito.
Este circuito debe tener un estado para cada uno de los valores del contador. En un
contador módulo 5 los posibles valores del contador son: 0,1,2,3,4.
Por lo tanto, los estados son los siguientes:
Estado Descripción Salida
C0 Estado inicial. Valor del contador 0 000
C1 Valor del contador 1 001
C2 Valor del contador 2 010
C3 Valor del contador 3 011
C4 Valor del contador 4 100
El siguiente grafo de estados representa el comportamiento deseado:
Vista previa
del documento.
Mostrando 6 páginas de 13
2 de 13
Descripción de la PEC a realizar - SOLUCIÓN
Ejercicio 1 [15%]
Se quiere diseñar el grafo de estados de un circuito SLS que calcule la siguiente
sucesión:
Si+1 = (Si + E) mod 5
Se trata de un contador módulo 5 dónde en cada ciclo de reloj la salida Si+1 se calcula
incrementando la salida al anterior ciclo de reloj (Si) según el valor de la entrada E.
Esta entrada E tiene 2 bits y puede valer 1, 2 o 3. El valor 0 no se puede dar nunca. En
el momento de la inicialización del circuito la salida tiene que valer 0 (S0 = 0).
SLS
E S
2 3
Por ejemplo, si la entrada E vale 2 las salidas Si en cada ciclo de reloj serÃan: 0, 2, 4,
1, 3, 0, ...
La entrada E es asÃncrona y puede cambiar en cualquier instante. La salida Si es
sÃncrona y tiene que ser constante durante todo el ciclo de reloj. El valor de la entrada
E que se considera para hacer la transición de cada Si es el que hay justo en el flanco
de reloj ascendente.
Se pide que hagáis el grafo de estados de este circuito.
Este circuito debe tener un estado para cada uno de los valores del contador. En un
contador módulo 5 los posibles valores del contador son: 0,1,2,3,4.
Por lo tanto, los estados son los siguientes:
Estado Descripción Salida
C0 Estado inicial. Valor del contador 0 000
C1 Valor del contador 1 001
C2 Valor del contador 2 010
C3 Valor del contador 3 011
C4 Valor del contador 4 100
El siguiente grafo de estados representa el comportamiento deseado:
Vista previa
del documento.
Mostrando 6 páginas de 13
05.562 • Fundamentos de Computadores • PEC3 • 2016-17 · Estudis de Informà tica Multimèdia y Telecomunicación
3 de 13
estado
s2s1s0
e1e0
01
01
01
01
01
C0
C1
C2
C4 C3
000
001
010
100 011
inici
10
10
10
10
10
11
11 11
11
11
Ejercicio 2 [25%]
Dado el circuito que se muestra a continuación:
Q2
clk
D Q
R
S
0
e1
e2
s
nQ
Considerad además el siguiente cronograma parcial que se obtiene a partir del anterior
circuito:
Vista previa
del documento.
Mostrando 6 páginas de 13
3 de 13
estado
s2s1s0
e1e0
01
01
01
01
01
C0
C1
C2
C4 C3
000
001
010
100 011
inici
10
10
10
10
10
11
11 11
11
11
Ejercicio 2 [25%]
Dado el circuito que se muestra a continuación:
Q2
clk
D Q
R
S
0
e1
e2
s
nQ
Considerad además el siguiente cronograma parcial que se obtiene a partir del anterior
circuito:
Vista previa
del documento.
Mostrando 6 páginas de 13
05.562 • Fundamentos de Computadores • PEC3 • 2016-17 · Estudis de Informà tica Multimèdia y Telecomunicación
4 de 13
Se pide:
a) [15%] Completad las señales que faltan entre los instantes t0 y t2, razonando el
valor inicial de cada señal y los cambios que se vayan produciendo en estas
señales.
Cómo que la entrada asÃncrona es prioritaria empezamos por analizar la entrada
e2 que está conectada a la entrada R del biestable.
Desde el inicio hasta t1 la salida s del biestable permanecerá a 0 ya que la entrada
e2 vale 1 desde el inicio hasta pasado el flanco ascendente del instante t0. La
señal nQ vale siempre el complementario de s. Por lo tanto, en este mismo
intervalo vale 1.
La entrada D del biestable se calcula a partir de e1  nQ. Por lo tanto, desde el
inicio hasta t1 cómo que e1 vale 0 y nQ vale 1, valdrá 1.
En el flanco ascendente del instante t1, la entrada asÃncrona ya vale 0, por lo tanto,
el biestable coge el valor de D en el instante inmediatamente anterior a este flanco.
Esto hace que como que el valor de D es 1, entre t1 y t2 la salida s tome el valor 1
y nQ el valor 0.
Cómo que entre t1 y t2 la señal nQ vale 0, la entrada D del biestable vale 0 si e1
vale 0 (D = e1  nQ), esto pasa en el primer momento de este ciclo, y vale 1 si e1
vale 1.
Vista previa
del documento.
Mostrando 6 páginas de 13
4 de 13
Se pide:
a) [15%] Completad las señales que faltan entre los instantes t0 y t2, razonando el
valor inicial de cada señal y los cambios que se vayan produciendo en estas
señales.
Cómo que la entrada asÃncrona es prioritaria empezamos por analizar la entrada
e2 que está conectada a la entrada R del biestable.
Desde el inicio hasta t1 la salida s del biestable permanecerá a 0 ya que la entrada
e2 vale 1 desde el inicio hasta pasado el flanco ascendente del instante t0. La
señal nQ vale siempre el complementario de s. Por lo tanto, en este mismo
intervalo vale 1.
La entrada D del biestable se calcula a partir de e1  nQ. Por lo tanto, desde el
inicio hasta t1 cómo que e1 vale 0 y nQ vale 1, valdrá 1.
En el flanco ascendente del instante t1, la entrada asÃncrona ya vale 0, por lo tanto,
el biestable coge el valor de D en el instante inmediatamente anterior a este flanco.
Esto hace que como que el valor de D es 1, entre t1 y t2 la salida s tome el valor 1
y nQ el valor 0.
Cómo que entre t1 y t2 la señal nQ vale 0, la entrada D del biestable vale 0 si e1
vale 0 (D = e1  nQ), esto pasa en el primer momento de este ciclo, y vale 1 si e1
vale 1.
Vista previa
del documento.
Mostrando 6 páginas de 13
05.562 • Fundamentos de Computadores • PEC3 • 2016-17 · Estudis de Informà tica Multimèdia y Telecomunicación
5 de 13
t0
clk
e1
e2
D
s
nQ
t1 t2 t3 t4
b) [10%] Completad las señales que faltan entre los instantes t2 y t3, razonando los
cambios que se vayan produciendo en estas señales.
Nota: Tenéis disponible el ejercicio a VerilChart donde los dos apartados están en
un único ejercicio.
Primero analizaremos la señal e2 conectada a la entrada asÃncrona R del registro.
Si esta señal valiera 1 en algún momento entre los instantes t2 y t3,
inmediatamente el registro se pondrÃa a 0 (salida s=0). Cómo que s vale 1 durante
todo este ciclo podemos deducir que e2 vale 0 desde t2 a t3.
En cuanto a la entrada e1, como que D = e1  nQ y nQ vale 0 entre t2 y t3
tenemos que D = e1  0. Para cumplirse esta expresión el valor de la señal e1
tiene que ser el mismo que D.
Vista previa
del documento.
Mostrando 6 páginas de 13
5 de 13
t0
clk
e1
e2
D
s
nQ
t1 t2 t3 t4
b) [10%] Completad las señales que faltan entre los instantes t2 y t3, razonando los
cambios que se vayan produciendo en estas señales.
Nota: Tenéis disponible el ejercicio a VerilChart donde los dos apartados están en
un único ejercicio.
Primero analizaremos la señal e2 conectada a la entrada asÃncrona R del registro.
Si esta señal valiera 1 en algún momento entre los instantes t2 y t3,
inmediatamente el registro se pondrÃa a 0 (salida s=0). Cómo que s vale 1 durante
todo este ciclo podemos deducir que e2 vale 0 desde t2 a t3.
En cuanto a la entrada e1, como que D = e1  nQ y nQ vale 0 entre t2 y t3
tenemos que D = e1  0. Para cumplirse esta expresión el valor de la señal e1
tiene que ser el mismo que D.
Vista previa
del documento.
Mostrando 6 páginas de 13
05.562 • Fundamentos de Computadores • PEC3 • 2016-17 · Estudis de Informà tica Multimèdia y Telecomunicación
6 de 13
t0
clk
e1
e2
D
s
nQ
t1 t2 t3 t4
Ejercicio 3 [25%]
Dado el grafo de estados siguiente:
E1
10
E2
11
E0
00
E3
01
yz
10ab
01
0X
00
1X
01,10
00
X1
1X
X0
11
Vista previa
del documento.
Mostrando 6 páginas de 13
6 de 13
t0
clk
e1
e2
D
s
nQ
t1 t2 t3 t4
Ejercicio 3 [25%]
Dado el grafo de estados siguiente:
E1
10
E2
11
E0
00
E3
01
yz
10ab
01
0X
00
1X
01,10
00
X1
1X
X0
11
Vista previa
del documento.
Mostrando 6 páginas de 13
content_copy
