不過與之相反的則是剛結束的國際半導體展，在大師論壇中幾位大佬對於未來的一些看法有不同的見解，其中有媒體稱：

張耀文(台大電機特聘教授)舌戰葉丙成(教育部次長)和林本堅(清大半導體學院院長+院士)！

主要是張耀文教授認為不該設立半導體學院，他認為這會擠壓到其他科系的資源等等…

這個議題非常大，阿財身為半導體產業的一份子aka小螺絲釘也有一些看法，不過阿財因為做了自媒體的關係，有機會和台灣頂大的教授們聊過，令外也有不少業界的高手們願意和阿財分享自己的看法，所以以下算是這幾年的一些所見所聞，也歡迎各路高手補充～

首先先分享不少人擔心或是有誤區的幾個點。

現在台積已經發展到2奈米，Intel也表示購買了High NA EUV要向1奈米進攻，那是不是意味著半導體發展即將到頭？那還有必要大舉投入發展嗎？

首先這個問題可以從兩個方面分享。

一個是產業未來需不需要更多的晶片？

一個是物理製程上的一些限制。

第一個問題我認為未來只會需要更多的晶片，除了大家現在天天聽到的AI/高算力需求之外，我認為以後智能家具、智慧城市發展，桌椅/沙發等等裡面都會有晶片，而到時候所謂的「成熟製程」是現在的先進製程(10奈米以下)甚至現在的5奈米3奈米以後都是成熟製程。

另外就是製程上的限制，在不換材料的情況下最終我們的製程以物理上的極限來說，應該是單顆矽原子的大小等級(約0.2奈米），但後面會提到其實發展還有很多方式～不過看起來「好像」快到頭了？(1奈米到0.2奈米)

其實不是的，目前看來還是很遙遠…

最新一代的High NA EUV預計2026量產，而下一代Hyper NA EUV預計2030亮相，

而High NA EUV其實就是為了2奈米甚至是1奈米以下製程做準備，雖然台積也說過以目前的EUV搭配多重曝光也是能做到2奈米以下製程，但是…

EUV+多重曝光做2奈米以下製程的難度是遠高於使用DUV+多重曝光做7奈米5奈米。

因為製程難度不只受限於曝光機，還有多重曝光的對位、OPC/ILT光罩補償、瑕疵檢測機台的精度等等…也就是說看起來5奈米到2奈米只差了2.5倍，但實際上難度不是線性關係。

那我們抓台積大概是2018年/2019年使用EUV量產7奈米，假設2026/2027可以使用High NA EUV量產1奈米(時隔7～8年)，那再到下一代的Hyper NA EUV量產到換代假設時間間隔類似，所以到目前來看至少還有10年以上的高速發展。

而為了延續摩爾定律(商業考量)，雖然晶體管微縮難度提高，但先進封裝CoWoS和晶片設計等領域都還有許多優化的空間，這些也都能延續半導體的發展路線。

這邊也要再次強調一件事，現在的2奈米製程或是未來的1奈米以下，我們也沒有任何單一元件是達到2奈米1奈米的尺度，現在的幾奈米通常指的是最小的feature size已經不是以前的gate length了，更多指的是「代」的概念。

林本堅院士也提到，半導體每年需要上千名人才，而未來的人才需求將是現在的15倍全球人才需要達37.5萬人…

而這裡指的半導體人才不單是指傳統說的「電資」相關科系畢業生，還包括材料物理化學機械等等，可以說涵蓋了大多數二類科系。

那有關台灣該不該設立半導體學院等議題就留在下集哈哈，有興趣的朋友記得follow阿財粉專和訂閱阿財頻道～