竹下世界塔の計算機よもやま話

A.I. Memo 528
MASSACHUSETTS INSTITUTE OF TECHNOLOGY ARTIFICIAL INTELLIGENCE LABORATORY May 1979


　LISP専用マシンCONSの後継のCADRマシン。ネット上に情報が揃っている。エミュレータもあり、なんとオールTTLの回路図96ページにverilog-HDLに書きなおしたソースまで。これは試してみたいでしょう。

　@takeokaさんのたけおか　ぼちぼち日記で和訳が公開された。
CADRハードウェア・ドキュメント和訳とか shibuya.lispとか
CADRについて
MITのLisp マシン

　@natsutanさんがハードウェアの構造をさぐっています。
ぱたヘネ [lisp]

　これらの手助けを受けて、CADRマシンのFPGA上への再現可能性を探っていこうと思います。
現在、ALTERA QuartusII 12.1の開発環境にてDE0ボードをターゲットとして配置配線がいちおう可能でした。ただこのままでは主要なRAMがなく、クロック回りも大幅な修正をしないと動かないでしょう。

　ドキュメントをみるとマスタークロックは単相でデューティも1:1ですが、その合間にRAMへの書き込みパルスがあったりとこのあたりをディレイラインで作っています。ここはFPGAの持つPLLの機能を使い、位相差のあるクロック信号に置き換えられないか検討。また、CADRマシンは命令フォーマット中にクロックを伸ばす指定があり、この取り込みも行わなければなりません。同期回路でクロック一定の世界ではなく、必要に応じて素子が間に合うように伸ばしていたりしている様なのです。

　この頃はすべてTTLで作られているため回路図または実機が残っていればどんな構成か調べることは割と簡単にできます。そして最近のVerilog-HDLやVHDLなど標準的なHDLで書かれたものは他の環境でも再現させることは可能です。しかし、この間のVLSIと呼ばれていた頃の石を再現するのは独自設計言語で失われていたりドキュメントが不足していて推定が難しいなどの理由で急に解析が難しくなります。パターンを追えば見えるのかもしれませんが……

　そんなわけでCADRマシンの調査はかなり面白そうな内容です。