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パルス発生回路、およびそれを用いたテスタ
JP2000091893A
Japan
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English - Inventor
Katsuichi Tomobe 勝一 友部 Kazuyoshi Sato 和善 佐藤 Toshiaki Keikoin 利映 慶光院 -
Current Assignee
-
Hitachi Ltd
- Hitachi Information Technology Co Ltd
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Description
translated from
【０００１】
【発明の属する技術分野】本発明は、パルス発生回路技
術に関し、特にディレイ調節幅が広く、高精度なディレ
イパルスの生成に好適なパルス発生回路、およびそれを
用いたテスタに適用して有効な技術に関する。
術に関し、特にディレイ調節幅が広く、高精度なディレ
イパルスの生成に好適なパルス発生回路、およびそれを
用いたテスタに適用して有効な技術に関する。
【０００２】
【従来の技術】たとえば、本発明者が検討した技術とし
て、ＬＳＩの技術分野では、このＬＳＩの高性能化が進
み、これに伴いＬＳＩを測定するテスタの性能要求も厳
しくなってきており、特に高い精度で入力信号を変化さ
せたり、出力ストローブを変化させるため、高精度のデ
ィレイパルス発生回路の要求が強くなっている。たとえ
ば、クロックパルスおよびゲートディレイを組み合わせ
てディレイパルスを生成する技術などが考えられる。
て、ＬＳＩの技術分野では、このＬＳＩの高性能化が進
み、これに伴いＬＳＩを測定するテスタの性能要求も厳
しくなってきており、特に高い精度で入力信号を変化さ
せたり、出力ストローブを変化させるため、高精度のデ
ィレイパルス発生回路の要求が強くなっている。たとえ
ば、クロックパルスおよびゲートディレイを組み合わせ
てディレイパルスを生成する技術などが考えられる。
【０００３】なお、このようなディレイパルス発生回路
などに関する技術としては、たとえば平成２年２月１０
日、日本出版協会発行の「電子回路ノウハウ 発振回路
の完全マスター」の文献に記載される技術などが挙げら
れる。
などに関する技術としては、たとえば平成２年２月１０
日、日本出版協会発行の「電子回路ノウハウ 発振回路
の完全マスター」の文献に記載される技術などが挙げら
れる。
【０００４】
【発明が解決しようとする課題】ところで、前記のよう
なディレイパルス発生回路においては、クロックパルス
およびゲートディレイを組み合わせてディレイパルスを
生成しているが、さらなるＬＳＩの高性能化が進むな
か、これでも十分な精度が得られないということが考え
られる。
なディレイパルス発生回路においては、クロックパルス
およびゲートディレイを組み合わせてディレイパルスを
生成しているが、さらなるＬＳＩの高性能化が進むな
か、これでも十分な精度が得られないということが考え
られる。
【０００５】そこで、本発明の目的は、さらに異なるデ
ィレイパルス生成回路を組み合わせて、ディレイ調節幅
が広く、高精度なディレイパルスを生成することができ
るパルス発生回路、およびそれを用いた高い精度の選別
が可能なテスタを提供するものである。
ィレイパルス生成回路を組み合わせて、ディレイ調節幅
が広く、高精度なディレイパルスを生成することができ
るパルス発生回路、およびそれを用いた高い精度の選別
が可能なテスタを提供するものである。
【０００６】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。
【０００７】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。
【０００８】すなわち、本発明によるパルス発生回路
は、ディレイパルスの生成に、クロックパルス、ゲート
ディレイ、ゲート入力容量の変化の３つを組み合わせ、
それぞれにおいてディレイパルスを生成する第１、第
２、第３のディレイ生成回路を有するものである。
は、ディレイパルスの生成に、クロックパルス、ゲート
ディレイ、ゲート入力容量の変化の３つを組み合わせ、
それぞれにおいてディレイパルスを生成する第１、第
２、第３のディレイ生成回路を有するものである。
【０００９】この構成において、第１のディレイ生成回
路はデクリメンタとオールゼロチェッカ、第２のディレ
イ生成回路は複数のバッファと複数のセレクタ、第３の
ディレイ生成回路は複数の負荷容量用の論理ゲートとバ
ッファ、などを含んで構成するようにしたものである。
路はデクリメンタとオールゼロチェッカ、第２のディレ
イ生成回路は複数のバッファと複数のセレクタ、第３の
ディレイ生成回路は複数の負荷容量用の論理ゲートとバ
ッファ、などを含んで構成するようにしたものである。
【００１０】また、本発明によるテスタは、前記パルス
発生回路を含むタイミング発生手段、テストパターン発
生手段、送信／受信手段、測定手段および制御手段など
を有するものである。
発生回路を含むタイミング発生手段、テストパターン発
生手段、送信／受信手段、測定手段および制御手段など
を有するものである。
【００１１】よって、前記パルス発生回路によれば、高
精度かつ幅広いディレイ範囲のタイミング信号を生成す
ることができる。この結果、このパルス発生回路をＬＳ
Ｉのテスタに使用した場合、高い精度でＬＳＩの選別が
可能となる。また、ＬＳＩテスタの他に、ＥＢ描画装
置、各種測定器などにも適用することができる。
精度かつ幅広いディレイ範囲のタイミング信号を生成す
ることができる。この結果、このパルス発生回路をＬＳ
Ｉのテスタに使用した場合、高い精度でＬＳＩの選別が
可能となる。また、ＬＳＩテスタの他に、ＥＢ描画装
置、各種測定器などにも適用することができる。
【００１２】これは、ディレイ精度の異なる３つの方式
を組み合わせることによるものであり、これによってデ
ィレイ調節幅が広く、かつ高精度なディレイ生成回路の
実現が可能である。
を組み合わせることによるものであり、これによってデ
ィレイ調節幅が広く、かつ高精度なディレイ生成回路の
実現が可能である。
【００１３】
【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。
に基づいて詳細に説明する。
【００１４】図１は本発明の一実施の形態であるパルス
発生回路を示す構成図、図２〜図４は本実施の形態のパ
ルス発生回路内の各ディレイ生成回路を示す回路図、図
５はパルス発生回路の動作を示す波形図、図６は本実施
の形態のパルス発生回路を用いたＬＳＩテスタを示す構
成図である。
発生回路を示す構成図、図２〜図４は本実施の形態のパ
ルス発生回路内の各ディレイ生成回路を示す回路図、図
５はパルス発生回路の動作を示す波形図、図６は本実施
の形態のパルス発生回路を用いたＬＳＩテスタを示す構
成図である。
【００１５】まず、図１により本実施の形態のパルス発
生回路の構成を説明する。
生回路の構成を説明する。
【００１６】本実施の形態のパルス発生回路は、たとえ
ばＬＳＩを測定するテスタに用いられ、任意のディレイ
時間のパルスを生成するための回路とされ、入力される
クロックパルスに基づいて、このクロックパルスのサイ
クル単位のディレイパルスを生成するクロックディレイ
生成回路１と、この出力のディレイパルスに基づいて、
ゲートディレイによりディレイパルスを生成するゲート
ディレイ生成回路２と、この出力のディレイパルスに基
づいて、出力負荷によりディレイ時間をコントロールし
てディレイパルスを生成する負荷ディレイ生成回路３と
を組み合わせて構成されている。
ばＬＳＩを測定するテスタに用いられ、任意のディレイ
時間のパルスを生成するための回路とされ、入力される
クロックパルスに基づいて、このクロックパルスのサイ
クル単位のディレイパルスを生成するクロックディレイ
生成回路１と、この出力のディレイパルスに基づいて、
ゲートディレイによりディレイパルスを生成するゲート
ディレイ生成回路２と、この出力のディレイパルスに基
づいて、出力負荷によりディレイ時間をコントロールし
てディレイパルスを生成する負荷ディレイ生成回路３と
を組み合わせて構成されている。
【００１７】クロックディレイ生成回路１は、たとえば
図２に示すように、セレクタＳＬ１と、このセレクタＳ
Ｌ１の出力に接続されるフリップフロップＦＦ１と、こ
のフリップフロップＦＦ１の出力に並列的に接続される
デクリメンタＤＣ１およびオールゼロチェッカＡＺ１
と、このオールゼロチェッカＡＺ１の出力に接続される
フリップフロップＦＦ２などから構成され、クロックサ
イクル単位のディレイを生成するための回路である。フ
リップフロップＦＦ１，ＦＦ２に入力されるクロックパ
ルスＣＬＫに基づいて、セレクタＳＬ１に入力されるロ
ード信号ＬＯＡＤ、カウント信号ＣＩＮにより動作を制
御し、フリップフロップＦＦ２からディレイパルスＰＯ
ＵＴが出力される。
図２に示すように、セレクタＳＬ１と、このセレクタＳ
Ｌ１の出力に接続されるフリップフロップＦＦ１と、こ
のフリップフロップＦＦ１の出力に並列的に接続される
デクリメンタＤＣ１およびオールゼロチェッカＡＺ１
と、このオールゼロチェッカＡＺ１の出力に接続される
フリップフロップＦＦ２などから構成され、クロックサ
イクル単位のディレイを生成するための回路である。フ
リップフロップＦＦ１，ＦＦ２に入力されるクロックパ
ルスＣＬＫに基づいて、セレクタＳＬ１に入力されるロ
ード信号ＬＯＡＤ、カウント信号ＣＩＮにより動作を制
御し、フリップフロップＦＦ２からディレイパルスＰＯ
ＵＴが出力される。
【００１８】ゲートディレイ生成回路２は、たとえば図
３に示すように、縦列接続された複数のバッファＢＦ１
１〜ＢＦ１６および複数のセレクタＳＬ１１〜ＳＬ１６
などから構成され、ゲートディレイによりディレイを生
成する回路である。入力はクロックディレイ生成回路１
の出力に接続され、バッファＢＦ１１に入力されるディ
レイパルスＰＩＮ１に基づいて、各セレクタＳＬ１１〜
ＳＬ１５に入力される制御信号ＣＯＮＳ１により動作を
制御し、セレクタＳＬ１１からディレイパルスＰＯＵＴ
１が出力される。
３に示すように、縦列接続された複数のバッファＢＦ１
１〜ＢＦ１６および複数のセレクタＳＬ１１〜ＳＬ１６
などから構成され、ゲートディレイによりディレイを生
成する回路である。入力はクロックディレイ生成回路１
の出力に接続され、バッファＢＦ１１に入力されるディ
レイパルスＰＩＮ１に基づいて、各セレクタＳＬ１１〜
ＳＬ１５に入力される制御信号ＣＯＮＳ１により動作を
制御し、セレクタＳＬ１１からディレイパルスＰＯＵＴ
１が出力される。
【００１９】負荷ディレイ生成回路３は、たとえば図４
に示すように、２つのバッファＢＦ２１，ＢＦ２２と、
このバッファＢＦ２１，ＢＦ２２間に並列的に接続され
る負荷容量用の複数の論理ゲートＡＮＤ２１〜ＡＮＤ２
４などから構成され、出力負荷によりディレイ時間をコ
ントロールする回路である。入力はゲートディレイ生成
回路２の出力に接続され、バッファＢＦ２１に入力され
るディレイパルスＰＩＮ２に基づいて、各論理ゲートＡ
ＮＤ２１〜ＡＮＤ２４に入力される制御信号ＣＯＮＳ２
により動作を制御し、バッファＢＦ２２からディレイパ
ルスＰＯＵＴ２が出力される。
に示すように、２つのバッファＢＦ２１，ＢＦ２２と、
このバッファＢＦ２１，ＢＦ２２間に並列的に接続され
る負荷容量用の複数の論理ゲートＡＮＤ２１〜ＡＮＤ２
４などから構成され、出力負荷によりディレイ時間をコ
ントロールする回路である。入力はゲートディレイ生成
回路２の出力に接続され、バッファＢＦ２１に入力され
るディレイパルスＰＩＮ２に基づいて、各論理ゲートＡ
ＮＤ２１〜ＡＮＤ２４に入力される制御信号ＣＯＮＳ２
により動作を制御し、バッファＢＦ２２からディレイパ
ルスＰＯＵＴ２が出力される。
【００２０】次に、本実施の形態の作用について、図５
によりパルス発生回路の動作を説明する。図５は入力さ
れるクロックパルスＣＬＫとそれぞれの回路のディレイ
パルスＰＯＵＴ，ＰＯＵＴ１，ＰＯＵＴ２の波形を示
す。
によりパルス発生回路の動作を説明する。図５は入力さ
れるクロックパルスＣＬＫとそれぞれの回路のディレイ
パルスＰＯＵＴ，ＰＯＵＴ１，ＰＯＵＴ２の波形を示
す。
【００２１】(1).クロックディレイ生成回路１には、た
とえばＯＮ／ＯＦＦを同じパルス幅で繰り返される周期
ＴのクロックパルスＣＬＫが入力される。
とえばＯＮ／ＯＦＦを同じパルス幅で繰り返される周期
ＴのクロックパルスＣＬＫが入力される。
【００２２】このクロックディレイ生成回路１において
は、ロード信号ＬＯＡＤをＯＮにして起動し、カウント
信号ＣＩＮより遅らせたいサイクル数に相当するデータ
を入力すると、セレクタＳＬ１を介し、フリップフロッ
プＦＦ１に入力されるクロックパルスＣＬＫに同期し
て、セレクタＳＬ１、フリップフロップＦＦ１およびデ
クリメンタＤＣ１を通してデクリメント処理を繰り返し
て行い、オールゼロチェッカＡＺ１においてオールゼロ
となったら、フリップフロップＦＦ２を介してディレイ
パルスＰＯＵＴを出力する。この出力のディレイパルス
ＰＯＵＴは、クロックパルスＣＬＫのサイクルをＴ、カ
ウント信号ＣＩＮの入力値をｎとすると、ｔ＝ｎ・Ｔの
ディレイ時間となる。この回路はデクリメンタＤＣ１を
使用しているが、インクリメンタでオーバーフローを利
用しても構成可能である。
は、ロード信号ＬＯＡＤをＯＮにして起動し、カウント
信号ＣＩＮより遅らせたいサイクル数に相当するデータ
を入力すると、セレクタＳＬ１を介し、フリップフロッ
プＦＦ１に入力されるクロックパルスＣＬＫに同期し
て、セレクタＳＬ１、フリップフロップＦＦ１およびデ
クリメンタＤＣ１を通してデクリメント処理を繰り返し
て行い、オールゼロチェッカＡＺ１においてオールゼロ
となったら、フリップフロップＦＦ２を介してディレイ
パルスＰＯＵＴを出力する。この出力のディレイパルス
ＰＯＵＴは、クロックパルスＣＬＫのサイクルをＴ、カ
ウント信号ＣＩＮの入力値をｎとすると、ｔ＝ｎ・Ｔの
ディレイ時間となる。この回路はデクリメンタＤＣ１を
使用しているが、インクリメンタでオーバーフローを利
用しても構成可能である。
【００２３】(2).ゲートディレイ生成回路２において
は、各制御信号ＣＯＮＳ１により各セレクタＳＬ１１〜
ＳＬ１５の動作を制御し、各バッファＢＦ１１〜ＢＦ１
６から各セレクタＳＬ１１〜ＳＬ１６を介した入出力パ
スを変化させて、入力されるディレイパルスＰＩＮ１
（＝ＰＯＵＴ）に基づいてディレイパルスＰＯＵＴ１を
出力する。このディレイパルスＰＯＵＴ１は、バッファ
１段とセレクタ１段のディレイをｔd とし、選択した段
数をｍとすると、ｔ１＝ｍ・ｔd の時間だけディレイし
た信号となる。
は、各制御信号ＣＯＮＳ１により各セレクタＳＬ１１〜
ＳＬ１５の動作を制御し、各バッファＢＦ１１〜ＢＦ１
６から各セレクタＳＬ１１〜ＳＬ１６を介した入出力パ
スを変化させて、入力されるディレイパルスＰＩＮ１
（＝ＰＯＵＴ）に基づいてディレイパルスＰＯＵＴ１を
出力する。このディレイパルスＰＯＵＴ１は、バッファ
１段とセレクタ１段のディレイをｔd とし、選択した段
数をｍとすると、ｔ１＝ｍ・ｔd の時間だけディレイし
た信号となる。
【００２４】(3).負荷ディレイ生成回路３においては、
各論理ゲートＡＮＤ２１〜ＡＮＤ２４の入力容量が変化
する場合と、そうでない場合とでディレイが異なること
を利用し、各制御信号ＣＯＮＳ２により各論理ゲートＡ
ＮＤ２１〜ＡＮＤ２４の動作を制御して負荷容量の変化
で細かいディレイを調節し、入力されるディレイパルス
ＰＩＮ２（＝ＰＯＵＴ１）に基づいてディレイパルスＰ
ＯＵＴ２を出力する。このディレイパルスＰＯＵＴ２
は、１個の入力容量の変化分のディレイをｔc 、変化さ
せた数をｌ、バッファのディレイはｔb とすると、ｔ２
＝ｌ・ｔc ＋ｔb のディレイとなる。
各論理ゲートＡＮＤ２１〜ＡＮＤ２４の入力容量が変化
する場合と、そうでない場合とでディレイが異なること
を利用し、各制御信号ＣＯＮＳ２により各論理ゲートＡ
ＮＤ２１〜ＡＮＤ２４の動作を制御して負荷容量の変化
で細かいディレイを調節し、入力されるディレイパルス
ＰＩＮ２（＝ＰＯＵＴ１）に基づいてディレイパルスＰ
ＯＵＴ２を出力する。このディレイパルスＰＯＵＴ２
は、１個の入力容量の変化分のディレイをｔc 、変化さ
せた数をｌ、バッファのディレイはｔb とすると、ｔ２
＝ｌ・ｔc ＋ｔb のディレイとなる。
【００２５】以上のように、クロックディレイ生成回路
１、ゲートディレイ生成回路２および負荷ディレイ生成
回路３の組み合わせからなるパルス発生回路において
は、クロックディレイ生成回路１、ゲートディレイ生成
回路２、負荷ディレイ生成回路３の順に、より細かいデ
ィレイ調節を行うことができる。
１、ゲートディレイ生成回路２および負荷ディレイ生成
回路３の組み合わせからなるパルス発生回路において
は、クロックディレイ生成回路１、ゲートディレイ生成
回路２、負荷ディレイ生成回路３の順に、より細かいデ
ィレイ調節を行うことができる。
【００２６】次に、前記パルス発生回路を用いた一例と
して、図６によりＬＳＩテスタの構成を説明する。
して、図６によりＬＳＩテスタの構成を説明する。
【００２７】ＬＳＩテスタは、たとえば図６のように、
テスタ全体の制御を司るメインプロセッサＭＰと、この
メインプロセッサＭＰとの間で双方向にデータ転送が可
能なバッファストレージＢＳ、参照レベル供給ユニット
ＲＰＳ、ローカルメモリＬＭ、フェイルメモリＦＭＦ、
アルゴリズミックパターン発生器ＡＬＰＧ、フェイルメ
モリＦＭＭ、タイミング発生器ＴＧ、ＤＣ測定ユニット
ＤＣＭおよびＤＣ電源供給ユニットＤＰＳと、各ユニッ
トとＬＳＩとの間で信号の送信／受信を行うピンエレク
トロニクスＰＥと、テスト用のＬＳＩを搭載するテスト
ボードＴＢなどから構成されている。
テスタ全体の制御を司るメインプロセッサＭＰと、この
メインプロセッサＭＰとの間で双方向にデータ転送が可
能なバッファストレージＢＳ、参照レベル供給ユニット
ＲＰＳ、ローカルメモリＬＭ、フェイルメモリＦＭＦ、
アルゴリズミックパターン発生器ＡＬＰＧ、フェイルメ
モリＦＭＭ、タイミング発生器ＴＧ、ＤＣ測定ユニット
ＤＣＭおよびＤＣ電源供給ユニットＤＰＳと、各ユニッ
トとＬＳＩとの間で信号の送信／受信を行うピンエレク
トロニクスＰＥと、テスト用のＬＳＩを搭載するテスト
ボードＴＢなどから構成されている。
【００２８】このＬＳＩテスタの動作は、メインプロセ
ッサＭＰの制御に基づいて、ピンエレクトロニクスＰＥ
に、ローカルメモリＬＭからのテストパターン、アルゴ
リズミックパターン発生器ＡＬＰＧからのパターン信
号、タイミング発生器ＴＧからのタイミング信号がそれ
ぞれ入力され、テストボードＴＢに搭載されたＬＳＩの
ＤＣファンクションテストが行われる。このテストの結
果、フェイル情報はフェイルメモリＦＭＦ，ＦＭＭに格
納され、ＬＳＩの不良解析に用いられる。また、ＤＣ測
定ユニットＤＣＭを用いてＤＣパラメトリックテストが
行われる。
ッサＭＰの制御に基づいて、ピンエレクトロニクスＰＥ
に、ローカルメモリＬＭからのテストパターン、アルゴ
リズミックパターン発生器ＡＬＰＧからのパターン信
号、タイミング発生器ＴＧからのタイミング信号がそれ
ぞれ入力され、テストボードＴＢに搭載されたＬＳＩの
ＤＣファンクションテストが行われる。このテストの結
果、フェイル情報はフェイルメモリＦＭＦ，ＦＭＭに格
納され、ＬＳＩの不良解析に用いられる。また、ＤＣ測
定ユニットＤＣＭを用いてＤＣパラメトリックテストが
行われる。
【００２９】このＬＳＩテスタにおいては、特にタイミ
ング発生器ＴＧに、前記したクロックディレイ生成回路
１、ゲートディレイ生成回路２および負荷ディレイ生成
回路３の組み合わせからなるパルス発生回路が含まれて
おり、ＬＳＩをテストするためのタイミング信号を、細
かいディレイ調節により幅広いディレイ範囲で生成する
ことができる。この結果、高い精度でＬＳＩを選別する
ことができる。
ング発生器ＴＧに、前記したクロックディレイ生成回路
１、ゲートディレイ生成回路２および負荷ディレイ生成
回路３の組み合わせからなるパルス発生回路が含まれて
おり、ＬＳＩをテストするためのタイミング信号を、細
かいディレイ調節により幅広いディレイ範囲で生成する
ことができる。この結果、高い精度でＬＳＩを選別する
ことができる。
【００３０】従って、本実施の形態のパルス発生回路に
よれば、ディレイ精度の異なるクロックディレイ生成回
路１、ゲートディレイ生成回路２および負荷ディレイ生
成回路３を組み合わせて構成することにより、高精度か
つ幅広いディレイ範囲のタイミング信号を生成すること
ができる。このパルス発生回路をＬＳＩテスタに使用し
た場合には、ＬＳＩを高精度で選別することができる。
よれば、ディレイ精度の異なるクロックディレイ生成回
路１、ゲートディレイ生成回路２および負荷ディレイ生
成回路３を組み合わせて構成することにより、高精度か
つ幅広いディレイ範囲のタイミング信号を生成すること
ができる。このパルス発生回路をＬＳＩテスタに使用し
た場合には、ＬＳＩを高精度で選別することができる。
【００３１】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。
【００３２】たとえば、クロックディレイ生成回路、ゲ
ートディレイ生成回路および負荷ディレイ生成回路につ
いては、前記図２〜図４に図示したような回路構成に限
定されるものではなく、カウンタなどを用いて同様の機
能を実現する場合についても適用可能である。たとえ
ば、図４に示す負荷容量用の論理ゲートとしてＮＡＮＤ
ゲートなどを用いることができる。
ートディレイ生成回路および負荷ディレイ生成回路につ
いては、前記図２〜図４に図示したような回路構成に限
定されるものではなく、カウンタなどを用いて同様の機
能を実現する場合についても適用可能である。たとえ
ば、図４に示す負荷容量用の論理ゲートとしてＮＡＮＤ
ゲートなどを用いることができる。
【００３３】また、前記パルス発生回路については、デ
バイスのばらつきによる影響を防止するため、ディレイ
生成回路の電源を分離し、ディレイ生成回路内にリング
オシレータを持たせ、その出力周波数によりディレイ生
成回路の電源電圧を変動させ、規定のディレイ値が得ら
れるようにすることができる。
バイスのばらつきによる影響を防止するため、ディレイ
生成回路の電源を分離し、ディレイ生成回路内にリング
オシレータを持たせ、その出力周波数によりディレイ生
成回路の電源電圧を変動させ、規定のディレイ値が得ら
れるようにすることができる。
【００３４】さらに、前記パルス発生回路を２個使い、
これを立ち上がり検出、立ち下がり検出パルスとして任
意の長さのパルスを精度よく作成することも可能とな
る。
これを立ち上がり検出、立ち下がり検出パルスとして任
意の長さのパルスを精度よく作成することも可能とな
る。
【００３５】また、前記実施の形態においては、パルス
発生回路をＬＳＩテスタに適用した場合について説明し
たが、電子ビームを用いてウェハやマスクにパターンを
描画するＥＢ描画装置や、各種測定器などにも適用する
ことができる。
発生回路をＬＳＩテスタに適用した場合について説明し
たが、電子ビームを用いてウェハやマスクにパターンを
描画するＥＢ描画装置や、各種測定器などにも適用する
ことができる。
【００３６】
【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。
【００３７】(1).クロックパルス、ゲートディレイ、ゲ
ート入力容量の変化により各ディレイパルスを生成する
第１、第２、第３のディレイ生成回路を有することで、
ディレイ精度の異なる３つの方式を組み合わせることが
できるので、高精度かつ幅広いディレイ範囲のタイミン
グ信号を生成することが可能となる。
ート入力容量の変化により各ディレイパルスを生成する
第１、第２、第３のディレイ生成回路を有することで、
ディレイ精度の異なる３つの方式を組み合わせることが
できるので、高精度かつ幅広いディレイ範囲のタイミン
グ信号を生成することが可能となる。
【００３８】(2).パルス発生回路をテスタに用いること
で、高い精度でＬＳＩの選別を行うことが可能となる。
で、高い精度でＬＳＩの選別を行うことが可能となる。
【図１】本発明の一実施の形態であるパルス発生回路を
示す構成図である。
示す構成図である。
【図２】本発明の一実施の形態のパルス発生回路内のク
ロックディレイ生成回路を示す回路図である。
ロックディレイ生成回路を示す回路図である。
【図３】本発明の一実施の形態のパルス発生回路内のゲ
ートディレイ生成回路を示す回路図である。
ートディレイ生成回路を示す回路図である。
【図４】本発明の一実施の形態のパルス発生回路内の負
荷ディレイ生成回路を示す回路図である。
荷ディレイ生成回路を示す回路図である。
【図５】本発明の一実施の形態のパルス発生回路の動作
を示す波形図である。
を示す波形図である。
【図６】本発明の一実施の形態のパルス発生回路を用い
たＬＳＩテスタを示す構成図である。
たＬＳＩテスタを示す構成図である。
１ クロックディレイ生成回路 ２ ゲートディレイ生成回路 ３ 負荷ディレイ生成回路 ＳＬ１ セレクタ ＦＦ１，ＦＦ２ フリップフロップ ＤＣ１ デクリメンタ ＡＺ１ オールゼロチェッカ ＢＦ１１〜ＢＦ１６ バッファ ＳＬ１１〜ＳＬ１６ セレクタ ＢＦ２１，ＢＦ２２ バッファ ＡＮＤ２１〜ＡＮＤ２４ 論理ゲート ＭＰ メインプロセッサ ＢＳ バッファストレージ ＲＰＳ 参照レベル供給ユニット ＬＭ ローカルメモリ ＦＭＦ フェイルメモリ ＡＬＰＧ アルゴリズミックパターン発生器 ＦＭＭ フェイルメモリ ＴＧ タイミング発生器 ＤＣＭ ＤＣ測定ユニット ＤＰＳ ＤＣ電源供給ユニット ＰＥ ピンエレクトロニクス ＴＢ テストボード
フロントページの続き (72)発明者 佐藤 和善 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 (72)発明者 慶光院 利映 神奈川県秦野市堀山下１番地 株式会社日 立インフォメーションテクノロジー内 Ｆターム(参考） 2G032 AA01 AA04 AD06 AE11 AE16 AG01 AG07 5J049 AA07 AA08 AA31 CC05
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- 【請求項１】 入力されるクロックパルスを用いて所定
のディレイパルスを発生するパルス発生回路であって、
前記クロックパルスに基づいて、このクロックパルスの
サイクル単位のディレイパルスを生成する第１のディレ
イ生成回路と、この第１のディレイ生成回路から出力さ
れるディレイパルスに基づいて、ゲートディレイにより
ディレイパルスを生成する第２のディレイ生成回路と、
この第２のディレイ生成回路から出力されるディレイパ
ルスに基づいて、出力負荷によりディレイ時間をコント
ロールしてディレイパルスを生成する第３のディレイ生
成回路とを有することを特徴とするパルス発生回路。 - 【請求項２】 請求項１記載のパルス発生回路であっ
て、前記第１のディレイ生成回路は、デクリメンタとオ
ールゼロチェッカとを含み、遅らせたいサイクル数に相
当するデータを入力し、前記クロックパルスに同期して
前記デクリメンタによりデクリメント処理を行い、前記
オールゼロチェッカによりオールゼロとなったときにデ
ィレイパルスを出力することを特徴とするパルス発生回
路。 - 【請求項３】 請求項１記載のパルス発生回路であっ
て、前記第２のディレイ生成回路は、複数のバッファと
複数のセレクタとを含み、制御信号により前記各バッフ
ァと前記各セレクタとの動作を制御し、入出力パスを変
化させてディレイパルスを出力することを特徴とするパ
ルス発生回路。 - 【請求項４】 請求項１記載のパルス発生回路であっ
て、前記第３のディレイ生成回路は、複数の負荷容量用
の論理ゲートとバッファとを含み、制御信号により前記
各論理ゲートの動作を制御し、この各論理ゲートによる
負荷容量の変化で細かいディレイを調節し、前記バッフ
ァを介してディレイパルスを出力することを特徴とする
パルス発生回路。 - 【請求項５】 請求項１、２、３または４記載のパルス
発生回路を用いたテスタであって、タイミング発生手
段、テストパターン発生手段、送信／受信手段、測定手
段および制御手段を有し、前記タイミング発生手段に前
記パルス発生回路を含むことを特徴とするテスタ。
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