【発明の詳細な説明】Detailed Description of the Invention

【０００１】[0001]

【産業上の利用分野】本発明は、ＡＴＭ網からセルを受信し、時間ｔ当たりｎ個以上の有効セルを受信するか否かでスループットを監視するなどのパルス発生率を監視するシステムに係り、パルス発生率の監視を常時行える計数回路に関する。例えば、通信網内のトラヒック制限の正常性監視及びエラー監視回路に用い得るパルス発生率監視回路に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a system for monitoring a pulse generation rate such as receiving a cell from an ATM network and monitoring throughput depending on whether or not n or more valid cells are received per time t. The present invention relates to a counting circuit capable of constantly monitoring the pulse generation rate. For example, the present invention relates to a pulse generation rate monitoring circuit that can be used as a traffic limit normality monitoring and error monitoring circuit in a communication network.

【０００２】[0002]

【従来の技術】例えば、ＡＴＭ網では、受信側の処理能力を超える入力があったときには対応しえない。したがって、受信側の処理能力を超えた入力があったことを監視する必要がある。従来の回路は、特開昭５６−１１６３３１号公報に記載のように、設定された時間ｔの間にｎ回以上のパルスがあるか否かを監視する場合、設定された時間ｔ毎のサンプリングを行いその間のパルス発生回数を監視する構成になっていた。2. Description of the Related Art For example, an ATM network cannot handle an input exceeding the processing capacity of the receiving side. Therefore, it is necessary to monitor that there is an input that exceeds the processing capability of the receiving side. The conventional circuit is disclosed in JP-A-56-116.
As described in Japanese Patent No. 331,331, when monitoring whether or not there are n or more pulses within a set time t, sampling is performed every set time t and the number of pulse generations during that time is monitored. It was structured.

【０００３】[0003]

【発明が解決しようとする課題】上記従来技術は、パルス発生率の監視を設定された一定時間毎のサンプリングで行っていた。このためサンプリングとサンプリングとの間にまたがる時間ｔ内に規定値を越える数のパルスが発生した場合は、これを検出できないという問題がある。In the above-mentioned prior art, the pulse generation rate is monitored by sampling at set fixed time intervals. For this reason, there is a problem in that if a number of pulses exceeding the specified value occurs within the time t that extends between samplings, this cannot be detected.

【０００４】本発明は、パルス発生率を監視する回路において、一定時間毎のサンプリングするときに設定された一定の時間ｔ内に規定値を越える数のパルスが発生したときにこれを検出できるとともに、サンプリングとサンプリングとの間にまたがる時間ｔ内に規定値を越える数のパルスが発生してもこれを検出できる監視能力の高い監視回路を提供することを目的とする。According to the present invention, a circuit for monitoring a pulse generation rate can detect when a number of pulses exceeding a specified value occur within a constant time t set when sampling is performed at regular time intervals. An object of the present invention is to provide a monitoring circuit having a high monitoring capability that can detect even if a number of pulses exceeding a specified value occurs within a time t extending between samplings.

【０００５】[0005]

【課題を解決するための手段】上記目的を達成するために、本発明は、パルスを観測した時刻のタイマ値と、メモリに格納済みであるｎ回前のパルスが発生した時刻でのタイマ値によって時間経過を算出し、これを基にパルス発生率を算出するようにした。すなわち、パルス発生率が一定値を越えた事を検出するパルス発生率監視回路において、パルス発生時刻を計時するタイマと、パルスが発生した時刻での前記タイマ値を格納するメモリと、パルス発生毎に前記タイマ値と前記メモリに格納済であるタイマ値によりパルス発生率を算出する制御回路を備えた。In order to achieve the above object, the present invention provides a timer value at the time of observing a pulse and a timer value at the time of occurrence of the nth previous pulse stored in the memory. The lapse of time was calculated in accordance with, and the pulse generation rate was calculated based on this. That is, in the pulse generation rate monitoring circuit that detects that the pulse generation rate exceeds a certain value, a timer that counts the pulse generation time, a memory that stores the timer value at the time when the pulse occurs,
A control circuit for calculating the pulse generation rate based on the timer value and the timer value already stored in the memory is provided for each pulse generation.

【０００６】しかし、この場合タイマ値がオーバフローするとパルス発生率を正確に算出できなくなる。このため、本発明は、タイマオーバフロー回数を管理する管理情報を用いてタイマ値がメモリに格納された後発生したタイマ値のオーバフロー回数を管理することによって、観測中にタイマ値がオーバフローした場合でも発生率を正確に監視する。すなわち、前記パルス発生率監視回路において、タイマ値のオーバフロー回数を管理する管理情報を前記タイマ値を格納するメモリに対応させて具備することによって、タイマ値がオーバフローした場合においても、前記管理情報にてパルス発生率を算出可能とした。However, in this case, if the timer value overflows, the pulse generation rate cannot be calculated accurately. Therefore, the present invention manages the number of overflows of the timer value that occurs after the timer value is stored in the memory by using the management information for managing the number of timer overflows.
Accurately monitor the occurrence rate even if the timer value overflows during observation. That is, in the pulse rate monitoring circuit, by providing management information for managing the number of times of overflow of the timer value in association with the memory for storing the timer value, even if the timer value overflows, the management information is stored in the management information. The pulse generation rate can be calculated.

【０００７】[0007]

【作用】本発明は、パルスが入力する毎に、パルスが発生した時刻のタイマ値とメモリに格納済みであるｎ回前のパルスが発生した時刻でのタイマ値を比較して時間を算出し、パルス発生率の算出を常時行うので、従来例で発生したサンプリング間の検出もれがなくなる。また、タイマ値格納用メモリの各アドレスに対応させて２種類のタイマオーバフロー管理用フラグを設け、タイマオーバフロー時タイマは２種類の前記フラグを交互に“１”とし、制御回路はパルス発生時タイマ値をメモリに格納するのと同時に２種類のフラグを“０”とすることによりタイマ値がメモリに格納された後発生したタイマオーバフロー回数（０，１，２回以上）の管理が可能となる。例えばタイマ値が格納されているメモリに対応するフラグが“０”，“０”の場合は、タイマ値がメモリに格納されてからタイマがオーバフローしていないことを示す。フラグが“０”，“１”または“１”，“０”の場合は、タイマが１回オーバフローしていることを示す。フラグが“１”，“１”の場合は、タイマが２回以上オーバフローしていることを示す。これによってタイマ値がメモリに格納されてからタイマがオーバフローした場合にもパルス発生率算出時に管理情報を参照することによりパルス発生率の監視を正確に行える。According to the present invention, each time a pulse is input, the timer value at the time when the pulse is generated is compared with the timer value at the time when the pulse n times before stored in the memory is generated to calculate the time. Since the pulse generation rate is constantly calculated, the missed detection during sampling that occurs in the conventional example is eliminated. Also,
Two types of timer overflow management flags are provided corresponding to each address of the timer value storage memory, and the timer overflow timer alternately sets the above two types of flags to "1".
The control circuit stores the timer value at the time of pulse generation in the memory and at the same time sets the two types of flags to "0", so that the number of timer overflows (0, 1, 2, More than once) can be managed. For example, if the flag corresponding to the memory storing the timer value is "0" or "0", it indicates that the timer has not overflowed since the timer value was stored in the memory. If the flag is "0", "1" or "1", "0", it indicates that the timer has overflowed once. When the flags are "1" and "1", it indicates that the timer has overflowed twice or more. Thus, even if the timer overflows after the timer value is stored in the memory, the pulse generation rate can be accurately monitored by referring to the management information when calculating the pulse generation rate.

【０００８】[0008]

【実施例】以下、本発明の１実施例を図１〜図３により説明する。図１は、本発明のパルス発生率監視回路の１実施例を示す構成図であり、ＡＴＭ網からセルを受信し、時間ｔ当たりｎ個以上の有効セルを受信するか否かでスループットを監視するパルス発生率監視回路の例を示す。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention will be described below with reference to FIGS. FIG. 1 shows a pulse generation rate monitoring circuit 1 according to the present invention.
It is a block diagram showing an example, and shows an example of a pulse generation rate monitoring circuit for monitoring the throughput by receiving cells from an ATM network and receiving n or more valid cells per time t.

【０００９】本発明に係るパルス発生率監視回路は、セル受信回路１と、メモリ２と、第１のタイマオーバーフロー回数監視フラグ３１および第２のタイマオーバーフロー回数監視フラグ３２と、制御回路４と、Ｔ時間タイマ５と、Ｎ進カウンタ６と、警報回路７から構成される。The pulse generation rate monitoring circuit according to the present invention comprises a cell receiving circuit 1, a memory 2, a first timer overflow frequency monitoring flag 31, a second timer overflow frequency monitoring flag 32, a control circuit 4, It is composed of a T time timer 5, an N-ary counter 6, and an alarm circuit 7.

【００１０】セル受信回路１は、ＡＴＭ網から受信した受信セルのうちに有効セルを検出したときに有効セルパルスを発生させ、制御回路４に送る。受信したセルは図示を省略した通信処理手段に送られ処理が行われる。The cell receiving circuit 1 generates a valid cell pulse when it detects a valid cell among the received cells received from the ATM network, and sends it to the control circuit 4. The received cell is sent to communication processing means (not shown) for processing.

【００１１】メモリ２は、Ｎ（≧ｎ）個分の記憶エリアを持ち、制御回路４の指令によって有効セルパルスが発生した時刻のタイマ値を順次各記憶エリアに格納するタイマ値格納メモリの働きをする。The memory 2 has N (≧ n) storage areas, and functions as a timer value storage memory for sequentially storing the timer values at the time when the effective cell pulse is generated by the control circuit 4 in each storage area. To do.

【００１２】二つのタイマオーバーフロー回数監視フラグ３１，３２は、各々タイマ値格納用メモリ２の各アドレスに対応させてＮ個のフラグを有し、Ｔ時間タイマ５がオーバーフローするとその信号を受けて第１のフラグまたは第２のフラグのいずれかが状態を変化させられ、タイマ５のオーバフロー回数を管理する。なお、フラグ３１，３２の初期値は、全て“１”にセットされる。The two timer overflow count monitoring flags 31, 32 each have N flags corresponding to each address of the timer value storage memory 2, and the T time timer 5
Is overflowed, either the first flag or the second flag is changed in response to the signal,
It manages the number of overflows of the timer 5. The initial values of the flags 31 and 32 are all set to "1".

【００１３】制御回路４は、有効セルパルスが発生した時刻のＴ時間タイマ５の値をメモリ２に格納すると同時に、そのメモリに対応するフラグ３１，３２の値を“０”とし、ｎ回前のパルス発生時刻のタイマ値と今回のパルス発生時刻のタイマ値および、フラグ３１，３２の値から両時刻間の時間を算出し、この時間とパルス発生回数ｎから、パルス発生率を算出し、パルス発生率の監視を行う。さらに、制御回路４には、パルスを受信する度に状態を変化するレジスタＡが設けられている。The control circuit 4 stores the value of the T time timer 5 at the time when the effective cell pulse is generated in the memory 2 and at the same time sets the values of the flags 31 and 32 corresponding to the memory to "0", which is n times before. Pulse generation time timer value, current pulse generation time timer value, and flags 31, 32
The time between both times is calculated from the value of, and the pulse generation rate is calculated from this time and the pulse generation number n, and the pulse generation rate is monitored. Further, the control circuit 4 is provided with a register A that changes its state each time a pulse is received.

【００１４】Ｔ時間タイマ５は、Ｔ（≧ｔ）時間カウントしオーバーフローした後初期値からカウントを再開する。Ｎ進カウンタ６は、有効セルパルス発生回数をカウントし、Ｎまでカウントするとリセットされ初期値からカウントを再開する。The T time timer 5 restarts counting from the initial value after counting T (≧ t) time and overflowing. The N-ary counter 6 counts the number of valid cell pulse occurrences, is reset when counting to N, and restarts counting from the initial value.

【００１５】警報回路７は、パルス発生率が監視値を越えた事を通知する警報回路である。The alarm circuit 7 is an alarm circuit for notifying that the pulse generation rate has exceeded the monitored value.

【００１６】以下、働きを説明する。ここで、Ｔ時間タイマの値をｔ［ｐ，ｑ］で示し、ｐはｐ番目のパルス入力時を示している。セル受信回路１は、ＡＴＭ網から受信したセル中に有効セルを検出すると、有効セルパルスを制御回路４へ向けて送出する。制御回路４は、１番目の有効セルパルスを受信すると、メモリ２のアドレス（０）番地にＴ時間タイマ５の有効セルパルス受信時刻の値ｔ［１，１］を格納させるとともにアドレス（０）対応のフラグ３１，３２を“０”とし、さらにＮ進カウンタ６を１歩進させて“１”とする。次ぎに、２番目の有効セルパルスを受信すると、制御回路４は、Ｎ進カウンタ６の内容“１”が示すメモリ２のアドレス（１）番地にＴ時間タイマ５のその受信時刻の値ｔ［２，１］を格納するとともにアドレス（１）対応のフラグ３１，３２を“０”とし、さらにＮ進カウンタ６の値を１歩進させて“２”とする。このように、有効セルパルスを受信する度にその受信時刻のＴ時間タイマ５の値ｔを順次メモリ２に格納するとともにメモリアドレスに対応するフラグ３１，３２を“０”とし、さらにＮ進カウンタ６を順次歩進させる。The operation will be described below. Here, the value of the T time timer is indicated by t [p, q], and p indicates the time of the p-th pulse input. When the cell receiving circuit 1 detects a valid cell among the cells received from the ATM network, the cell receiving circuit 1 sends a valid cell pulse to the control circuit 4. When the control circuit 4 receives the first valid cell pulse, the control circuit 4 stores the value t [1,1] of the valid cell pulse reception time of the T time timer 5 in the address (0) of the memory 2 and the address (0).
The corresponding flags 31 and 32 are set to "0", and the N-ary counter 6 is further advanced to "1". Next, when the second valid cell pulse is received, the control circuit 4 stores the value t [2 of the reception time of the T time timer 5 at the address (1) of the memory 2 indicated by the content “1” of the N-ary counter 6. , 1] is stored and flags 31 and 3 corresponding to the address (1) are stored.
2 is set to "0", and the value of the N-ary counter 6 is further advanced to "2". As described above, each time a valid cell pulse is received, the value t _m of the T time timer 5 at the reception time is sequentially stored in the memory 2 and the flags 31 and 32 corresponding to the memory address are set to "0", and the N-ary counter is further set. 6
Step by step.

【００１７】Ｎ番目の有効セルパルスを受信すると、制御回路４は、Ｎ進カウンタ６の内容“ｎ”が示すメモリ２のアドレス（ｎ−１）番地にＴ時間タイマ５のその受信時刻の値ｔ［ｎ，１」を格納するとともにメモリアドレス（ｎ−１）に対応するフラグ３１，３２を“０”とし、さらにＮ進カウンタ６の値を１歩進させて“ｎ”とする。When the Nth valid cell pulse is received, the control circuit 4 receives the value t of the reception time of the T time timer 5 at the address (n-1) of the memory 2 indicated by the content "n" of the N-ary counter 6. [N, 1] is stored, the flags 31 and 32 corresponding to the memory address (n-1) are set to "0", and the value of the N-ary counter 6 is advanced by 1 to "n".

【００１８】次いで、Ｎ＋１番目の有効セルパルスを受信すると、制御回路４は、Ｎ進カウンタ６の内容“ｎ”が示すメモリ２のアドレス（ｎ）番地に有効セルパルス受信時刻のＴ時間タイマ５の値ｔ［ｎ＋１，１］を格納するとともに、メモリ２の（０）番地に格納されたｎ個前の有効セルパルス受信時刻のＴ時間タイマ５の値ｔ［１，１］と現在のＴ時間タイマ５の値ｔ［ｎ＋１，１］との差を用いて両時刻の間の時間ｔ［ｎ＋１，１］−ｔ［１，１］を算出する。さらに、制御回路４は、算出された両時刻間の時間ｔ［ｎ＋１，１］−ｔ［１，１］を用いてパルス発生率Ｎ／ｔ［ｎ＋１，１］−ｔ［１，１］を算出する。制御回路４は、このパルス発生率を、例えば制御回路４自体内に格納された基準値と比較して、基準値を超えたときに、その旨を警報回路７に送出して、受信回路に対して適切な対応を行わせる。Next, when the (N + 1) th effective cell pulse is received, the control circuit 4 controls the content "n" of the N-ary counter 6.
Stores the value t [n + 1,1] of the T-time timer 5 at the effective cell pulse reception time in the address (n) of the memory 2 indicated by, and the nth valid cell pulse stored in the address (0) of the memory 2 Value t of the T time timer 5 at the reception time
[1,1] and the current value of the T time timer 5 t [n + 1,
1] and the time t [n + 1,1] between both times.
Calculate t [1,1]. Further, the control circuit 4 causes the calculated time t [n + 1,1] -t [1,
1] is used to generate the pulse generation rate N / t [n + 1, 1] -t
Calculate [1,1]. The control circuit 4 compares this pulse generation rate with, for example, a reference value stored in the control circuit 4 itself, and when it exceeds the reference value, it sends a message to that effect to the alarm circuit 7 to notify the receiving circuit. Have them respond appropriately.

【００１９】以下、順次有効セルパルスを受信すると、制御回路４は、メモリ２に格納されているｎ個前の有効セルパルス受信時刻のＴ時間タイマ５の値と、今回の有効セルパルス受信時刻のＴ時間タイマ５の値のとの差を算出して、パルス発生率を算出する。Ｎ進カウンタ６がカウントアップするとその値は０に戻り、メモリ２のアドレスは再度（０）番地からカウントされる。Hereinafter, when the effective cell pulses are sequentially received,
The control circuit 4 calculates the difference between the value of the T time timer 5 at the n-th previous valid cell pulse reception time stored in the memory 2 and the value of the T time timer 5 at the current valid cell pulse reception time. , Calculate the pulse generation rate. When the N-ary counter 6 counts up, its value returns to 0, and the address of the memory 2 is again counted from the address (0).

【００２０】ここで、有効セルパルスを受信してパルス発生率を監視しているときに、時間Ｔが経過してタイマ５がタイムアップしてオーバフローした時の処理を図２の動作フローチャートを用いて説明する。Here, the process when the time T elapses and the timer 5 times up and overflows while receiving the effective cell pulse and monitoring the pulse generation rate is shown in FIG.
This will be described with reference to the operation flow chart.

【００２１】フラグ３１および３２は前述のように初期状態で全て“１”にセットされているとする。制御回路４に設けられたレジスタＡは、Ｔ時間タイマ５がオーバーフローしたことを示すパルスを受信する度にレジスタＡの状態を“０”または“１”に変化させる。ここで、レジスタＡの初期値は不定であって良い。It is assumed that the flags 31 and 32 are all set to "1" in the initial state as described above. The register A provided in the control circuit 4 changes the state of the register A to "0" or "1" each time it receives a pulse indicating that the T time timer 5 has overflowed. here,
The initial value of the register A may be indefinite.

【００２２】いま、Ｔ時間タイマ５がオーバフローしたとすると（Ｓ１）、オーバーフローの情報を得た制御回路４は、自身のレジスタＡが“０”であるか否かを判断する（Ｓ２）。レジスタＡが“０”であるとき第１のフラグ３１の（０）〜（ｎ−１）番目のフラグを全て“１”とし（Ｓ３）、レジスタＡが“１”のときフラグ３２の（０）〜（ｎ−１）番目のフラグを全て“１”とする（Ｓ４）。次に、レジスタＡの内容を反転させたものをレジスタＡに格納する（Ｓ５）。Now, assuming that the T time timer 5 overflows (S1), the control circuit 4 which has obtained the overflow information judges whether or not its own register A is "0" (S2). When the register A is "0", all the (0) to (n-1) th flags of the first flag 31 are set to "1" (S3), and when the register A is "1", the flag 32 (0 )-(N-1) th flags are all set to "1" (S4). Next, the inverted contents of the register A are stored in the register A (S5).

【００２３】いま、上述の状態からＴ時間タイマ５が２回目のオーバフローしたとすると（Ｓ１）、オーバーフローの情報を得た制御回路４は、自身のレジスタＡが“０”であるか否かを判断する（Ｓ２）。レジスタＡが“０”であるときフラグ３１の（０）〜（ｎ−１）番目のフラグを全て“１”とし（Ｓ３）、レジスタＡが“１”のときフラグ３２の（０）〜（ｎ−１）番目のフラグを全て“１”とする（Ｓ４）。次に、レジスタＡの内容を反転させたものをレジスタＡに格納する（Ｓ５）。Now, from the above state, the T time timer 5 is set to 2
If the overflow occurs for the second time (S1), the control circuit 4 which has obtained the overflow information determines whether or not its own register A is "0" (S2). When the register A is "0", all the (0) to (n-1) th flags of the flag 31 are set to "1" (S3), and when the register A is "1", the flags 32 (0) to (( All the (n-1) th flags are set to "1" (S4). Next, the inverted contents of register A are stored in register A (S
5).

【００２４】後で述べるように、メモリ１のアドレスに対応したフラグ３１，３２は、初期値は“１”でメモリ１にタイマ値が書き込まれたときに“０”となる。したがって、メモリ１にタイマ値が書き込まれた後に発生したタイマオーバーフロー回数は、メモリ１に対応したフラグ３１，３２のいずれも“０”の場合は０回、フラグ３１，３２のいずれかが“１”の場合は１回、フラグ３１，３２のいずれも“１”の場合は２回以上で示すことができる。又、フラグ３１，３２のいずれも“１”の場合は、メモリ１にタイマ値が何も格納されていない初期値の場合もある。As will be described later, the flags 31 and 32 corresponding to the address of the memory 1 have an initial value of "1" and become "0" when the timer value is written in the memory 1. Therefore, the number of timer overflows that occurs after the timer value is written in the memory 1 is 0 when both the flags 31 and 32 corresponding to the memory 1 are “0”, and the number of the flags 31 and 32 is “1”. If once, flag 3
When both 1 and 32 are "1", it can be shown more than once. Further, when both the flags 31 and 32 are "1", the timer value may be an initial value in which no memory value is stored.

【００２５】一方、パルスが発生したときの制御回路４の処理を説明する。On the other hand, the control circuit 4 when a pulse is generated
The processing of will be described.

【００２６】上に述べたように、メモリ２内には、パルス発生毎に制御回路４内のＮ進カウンタ６の示すアドレスにその時のタイマ値が格納され、パルス発生毎に前記Ｎ進カウンタ６は歩進される。したがってパルス発生時の前記Ｎ進カウンタ６の値をｘとし、パルス発生率算出のためのパルス回数をｎとし、Ｔ時間タイマ５がオーバーフローする時間をＴとし、Ｎ進カウンタ６のカウントアップ値をＮすると、ｘ≧ｎの場合は、そのｎ回前のパルス発生時のタイマ値はメモリ２のアドレス（ｘ−ｎ）番地の内容Ｍ（ｘ−ｎ）で表され、ｘ＜ｎの場合はメモリ２のアドレス（ｘ−ｎ＋Ｎ）番地の内容Ｍ（ｘ−ｎ＋Ｎ）で表わされる。また、そのｎ回の間のタイマオーバフロー回数（０，１，２回以上）は、ｘ≧ｎの場合は第１のフラグ３１の（ｘ−ｎ）番目のフラグの値Ｆ１（ｘ−ｎ）および第２のフラグ３２の（ｘ−ｎ）番目のフラグの値Ｆ２（ｘ−ｎ）から、Ｆ１（ｘ−ｎ）＋Ｆ２（ｘ−ｎ）で表される。ｘ＜ｎの場合は第１のフラグ３１の（ｘ−ｎ＋Ｎ）番目の値Ｆ１（ｘ−ｎ＋Ｎ）および第２のフラグ３２の（ｘ−ｎ＋Ｎ）番目のフラグの値Ｆ１（ｘ−ｎ＋Ｎ）から、Ｆ１（ｘ−ｎ＋Ｎ）＋Ｆ２（ｘ−ｎ＋Ｎ）で表わされる。また、ｎ回前のパルス発生時のタイマ値がメモリ２に格納されていない場合、つまりトータルのパルス発生回数がｎ回に満たない場合は、フラグＦ１（ｘ−ｎ＋Ｎ）及びＦ２（ｘ−ｎ＋Ｎ）は、初期値の“１”、“１”がでありオーバーフロー回数２回以上とみなす。As described above, in the memory 2, the timer value at that time is stored in the address indicated by the N-ary counter 6 in the control circuit 4 every time the pulse is generated, and the N-ary counter 6 is generated every time the pulse is generated. Is stepped. Therefore, the value of the N-ary counter 6 when a pulse is generated is x, the number of pulses for calculating the pulse generation rate is n, the time when the T time timer 5 overflows is T, and the count-up value of the N-ary counter 6 is N, if x ≧ n, the timer value when the pulse is generated n times before is the address (x−n) of the memory 2.
It is represented by the content M (x-n) of the address, and when x <n, the content M (x-n +) of the address (x-n + N) of the memory 2
N). Further, the number of timer overflows (0, 1, 2 or more) during the n times is the value F1 (x of the (x−n) th flag of the first flag 31 when x ≧ n.
-N) and the value F2 (x-n) of the (x-n) th flag of the second flag 32, F1 (x-n) + F2 (x
-N). When x <n, the (x−n + N) th value F1 (x−n + N) of the first flag 31 and the second
Value F1 of the (x−n + N) th flag of the flag 32 of
From (x−n + N), F1 (x−n + N) + F2 (x−
n + N). If the timer value at the time of generating the pulse n times before is not stored in the memory 2, that is, if the total number of times of generating the pulse is less than n times, the flags F1 (x-n + N) and F2 (x-n + N) are generated. ), Initial values “1” and “1” are, and the overflow count is considered to be 2 or more.

【００２７】よって制御回路４は、パルスの発生があると（Ｓ１１）、ｘ≧ｎの場合は、発生時刻＋Ｔ×（Ｆ１（ｘ−ｎ）＋Ｆ２（ｘ−ｎ））−Ｍ（ｘ−ｎ）＜ｔの条件が、ｘ≧ｎの場合は、発生時刻＋Ｔ×（Ｆ１（ｘ−ｎ＋Ｎ）＋Ｆ２（ｘ−ｎ＋Ｎ））−Ｍ（ｘ−ｎ＋Ｎ）＜ｔの条件が満たされるか否か判断し（Ｓ１２）、この条件が満たされた場合パルス発生率が規定値を越えたものとして警報回路７へ通知する（Ｓ１３）。この後、および、上記条件が満たされないときは、制御回路４は、メモリ２のＭ（ｘ）にパルス発生時のタイマ値を格納し、第１のフラグ３１の（ｘ−１）番地のフラグＦ１（ｘ）および第２のフラグ３２の（ｘ−１）番地のフラグＦ２（ｘ）を“０”とし（Ｓ１４）、最後に内部のＮ進カウンタ６を歩進させて終了する（Ｓ１５）。Therefore, when a pulse is generated (S11), the control circuit 4 generates the generation time + T × (F1 when x ≧ n.
When the condition of (x−n) + F2 (x−n)) − M (x−n) <t is x ≧ n, the occurrence time + T × (F1 (x−n)
+ N) + F2 (x−n + N)) − M (x−n + N) <t
If the condition is satisfied (S12), the alarm circuit 7 is notified that the pulse generation rate exceeds the specified value (S13). After this, and when the above conditions are not satisfied, the control circuit 4 stores the timer value at the time of pulse generation in M (x) of the memory 2,
The flag F1 (x) at the address (x-1) of the first flag 31
And the flag F2 at the address (x-1) of the second flag 32
(X) is set to "0" (S14), and finally the internal N-ary counter 6 is incremented to finish (S15).

【００２８】本実施例によれば、タイマ５の容量を小さくすることができるとともに、複数のタイマ及び制御回路を持つことなくパルス発生率の常時監視が可能となる。According to this embodiment, the capacity of the timer 5 can be reduced, and the pulse generation rate can be constantly monitored without having a plurality of timers and control circuits.

【００２９】また、本実施例では、タイマ値のオーバーフロー回数の管理を２種類のフラグを用いて実現しているが、２ビット以上のカウンタを用いても実現可能である。Further, in the present embodiment, the management of the number of overflows of the timer value is realized by using two kinds of flags, but it can also be realized by using a counter of 2 bits or more.

【００３０】また、本実施例では、タイマ５がオーバフローした場合を考慮し、フラグ３１，３２によりタイマ５のオーバフロー回数管理を行っているが、タイマ５の値Ｔが十分大きい場合フラグ３１，３２による処理なしでも実現可能である。例えば、精度１秒のタイマ値が３２ビットあった場合、１３６年間オーバフローしない。Further, in this embodiment, in consideration of the case where the timer 5 overflows, the number of overflows of the timer 5 is managed by the flags 31 and 32. However, when the value T of the timer 5 is sufficiently large, the flags 31 and 32 are used. It can be realized without processing by. For example, a timer value with an accuracy of 1 second is 3
If it has 2 bits, it will not overflow for 136 years.

【００３１】次ぎに、本発明の第２の実施例を図４を用いて説明する。本実施例では、第１のフラグ３１および第２のフラグ３２はメモリ２のアドレスに対応したフラグを有している。Ｔ時間タイマ５がオーバーフローするまでの間は、第１のフラグ３１および第２のフラグ３２は、それぞれ全て“０”，“０”となっている。いま、Ｋ番目のパルスの受信体勢にあるときに、Ｔ時間タイマ５がオーバフローしたとすると（Ｓ２１）、オーバーフローの情報を得た制御回路４は、自身のレジスタＡが“０”であるか否かを判断する（Ｓ２２）。レジスタＡが“０”であるときフラグ３１のＫ番目のフラグ（ｋ）を“１”とし（Ｓ２３）、レジスタＡが“１”のときフラグ３２のＫ番目のフラグ（ｋ）を“１”とする（Ｓ２４）。次に、レジスタＡの内容を反転させたものをレジスタＡに格納する（Ｓ２５）。次いで、新たなパルスが入力されたか否かを判断し（Ｓ２６）、入力がなかったときはステップ（Ｓ２１）に戻ってＴ時間タイマ５のオーバーフローを監視する。新たな、パルスが入力されたときには、オーバーフロー監視フローを終了する。したがって、レジスタＡが“０”であるとき第１のフラグ３１はＫ番目のフラグ（ｋ）が“１”であり他は全て“０”の状態にあり、第２のフラグ３２は全て“０”の状態にある。レジスタＡが“１”であるとき第１のフラグ３１は全て“０”の状態にあり、第２のフラグ３２はＫ番目のフラグ（ｋ）が“１”であり他は全て“０”の状態にある。Next, a second embodiment of the present invention will be described with reference to FIG. In this embodiment, the first flag 31 and the second flag 32 have flags corresponding to the addresses of the memory 2. Until the T time timer 5 overflows, the first flag 31 and the second flag 32
Are all "0" and "0", respectively. Now
When the T-time timer 5 overflows while the K-th pulse is being received (S21), the control circuit 4 that has obtained the overflow information determines whether or not its register A is "0". A judgment is made (S22). Register A
Is "0", the Kth flag (k) of the flag 31
Is set to "1" (S23), and when the register A is "1", the Kth flag (k) of the flag 32 is set to "1" (S2).
4). Next, the inverted contents of the register A are stored in the register A (S25). Next, it is determined whether or not a new pulse has been input (S26), and when there is no input, the process returns to step (S21) and the overflow of the T time timer 5 is monitored. When a new pulse is input, the overflow monitoring flow ends. Therefore, when the register A is “0”, the first flag 3
In the case of 1, the Kth flag (k) is "1" and the others are all "0", and the second flags 32 are all "0". When the register A is "1", the first flag 31 is in the state of "0", the second flag 32 is the Kth flag (k) is "1", and the others are all "0". Is in a state.

【００３２】次いで、Ｋ番目のパルスの受信体勢にあるときに、Ｔ時間タイマ５が２回目のオーバフローをしたとすると（Ｓ２１）、オーバーフローの情報を得た制御回路４は、自身のレジスタＡが“０”であるか否かを判断する（Ｓ２２）。レジスタＡが“０”であるとき第１のフラグ３１のＫ番目のフラグ（ｋ）を“１”とし（Ｓ３）、レジスタＡが“１”のとき第２のフラグ３２のＫ番目のフラグ（ｋ）を“１”とする（Ｓ４）。次に、レジスタＡの内容を反転させたものをレジスタＡに格納する（Ｓ５）。したがって、レジスタＡが“０”であるとき、前回のレジスタＡの状態は“１”であったから、第２のフラグ３２のＫ番目のフラグ（ｋ）は既に“１”の状態に変わっており、今回第１のフラグ３１のＫ番目のフラグ（ｋ）が“１”に変わる。このとき第１のフラグ３１および第２のフラグ３２他のフラグは全て“０”である。レジスタＡの内容が“１”であるとき、前回のレジスタＡの状態は“０”であったから、第１のフラグ３１のＫ番目のフラグ（ｋ）は既に“１”の状態に変わっており、今回第２のフラグ３２のＫ番目のフラグ（ｋ）が“１”に変わる。このとき第１のフラグ３１および第２のフラグ３２他のフラグは全て“０”である。Next, when the T-time timer 5 overflows for the second time when the K-th pulse is in the receiving position (S21), the control circuit 4 which has obtained the overflow information has its register A It is determined whether it is "0" (S22). First when register A is "0"
The Kth flag (k) of the flag 31 is set to "1" (S
3), when the register A is "1", K of the second flag 32
The th flag (k) is set to "1" (S4). Next, the inverted contents of the register A are stored in the register A (S5). Therefore, when the register A is "0", the previous state of the register A was "1", so the Kth flag (k) of the second flag 32 has already changed to the state of "1". , The Kth flag (k) of the first flag 31 is changed to “1” this time. At this time, the first flag 31, the second flag 32 and other flags are all “0”. When the content of the register A is "1", the state of the previous register A was "0", so the first flag 3
The Kth flag (k) of 1 has already changed to the state of “1”, and the Kth flag (k) of the second flag 32 this time.
Changes to "1". At this time, the first flag 31, the second flag 32 and other flags are all “0”.

【００３３】したがって、本発明によれば、Ｋ番目のパルス待機時にＴ時間タイマ５が１回オーバーフローしたときには、第１のフラグ３１のＫ番目のフラグ（ｋ）か第２のフラグ３２のＫ番目のフラグ（ｋ）のいずれかが“１”となってオーバーフロー１回の状態を示し、Ｋ番目のパルス待機中にさらにＴ時間タイマ６が２回目のオーバーフローをしたときには、第１のフラグ３１のＫ番目のフラグ（ｋ）および第２のフラグ３２のＫ番目のフラグ（ｋ）のいずれも“１”となってオーバーフロー２回の状態を示すことができる。Therefore, according to the present invention, when the T time timer 5 overflows once while waiting for the Kth pulse, the Kth flag (k) of the first flag 31 or the Kth flag of the second flag 32. Any of the flags (k) of "1" becomes "1" to indicate the state of one overflow, and when the T time timer 6 further overflows for the second time while waiting for the Kth pulse, the first flag 31 Both the Kth flag (k) and the Kth flag (k) of the second flag 32 become "1" and overflow 2
Can show the status of times.

【００３４】同様に、Ｋ＋１番目のパルス待機時にＴ時間タイマ５がオーバーフローしたときには、第１のフラグ３１か第２のフラグ３２のＫ＋１番目のフラグ（ｋ＋１）のいずれかが“１”となってオーバーフロー１回の状態を示し、Ｋ＋１番目のパルス待機中にさらにＴ時間タイマ５が２回目のオーバーフローをしたときには、第１のフラグ３１および第２のフラグ３２のＫ番目のフラグ（ｋ＋１）のいずれも“１”となってオーバーフロー２回の状態を示すことができる。Similarly, when the T time timer 5 overflows while waiting for the (K + 1) th pulse, the K + 1th flag (k +) of the first flag 31 or the second flag 32.
When any one of 1) becomes "1" to indicate the state of one overflow, and the T-time timer 5 further overflows for the second time while waiting for the (K + 1) th pulse, the first flag 31 and the second flag 31 Any of the Kth flag (k + 1) of the flags 32 can be set to "1" to indicate the state of two overflows.

【００３５】次ぎに、パルスが発生したときの制御回路４の処理を説明する。Next, the processing of the control circuit 4 when a pulse is generated will be described.

【００３６】上に述べたように、メモリ２内には、パルス発生毎に制御回路４内のＮ進カウンタ６の示すアドレスにその時のタイマ値が格納され、パルス発生毎に前記Ｎ進カウンタ６は歩進される。したがってパルス発生時の前記Ｎ進カウンタ６の値をｘとし、パルス発生率算出のためのパルス回数をｎとし、Ｔ時間タイマ５がオーバーフローする時間をＴとし、Ｎ進カウンタ６のカウントアップ値をＮすると、ｘ≧ｎの場合は、そのｎ回前のパルス発生時のタイマ値はメモリ２のアドレス（ｘ−ｎ）番地の内容Ｍ（ｘ−ｎ）で表され、ｘ＜ｎの場合はメモリ２のアドレス（ｘ−ｎ＋Ｎ）番地の内容Ｍ（ｘ−ｎ＋Ｎ）で表わされる。また、そのｎ回前からの間のタイマオーバフロー回数は、ｘ≧ｎの場合は第１のフラグ３１の（ｘ−ｎ）番目から（ｎ）番目までの全てのフラグの値の和ΣＦ１と第２のフラグ３２の（ｘ−ｎ）番目から（ｎ）番目までの全てのフラグの値の和ΣＦ２との和ΣＦ１＋ΣＦ２で表される。ｘ＜ｎの場合は第１のフラグ３１の（ｘ−ｎ＋Ｎ）番目のから（ｎ）番目までの全てのフラグの値の和ΣＦ１と第２のフラグ３２の（ｘ−ｎ＋Ｎ）番目から（ｎ）番目までの全てのフラグの値の和ΣＦ２との和ΣＦ１＋ΣＦ２で表される。As described above, in the memory 2, the timer value at that time is stored in the address indicated by the N-ary counter 6 in the control circuit 4 for each pulse generation, and the N-ary counter 6 is generated for each pulse generation. Is stepped. Therefore, the value of the N-ary counter 6 when a pulse is generated is x, the number of pulses for calculating the pulse generation rate is n, the time when the T time timer 5 overflows is T, and the count-up value of the N-ary counter 6 is N, if x ≧ n, the timer value when the pulse is generated n times before is the address (x−n) of the memory 2.
It is represented by the content M (x-n) of the address, and when x <n, the content M (x-n +) of the address (x-n + N) of the memory 2
N). In addition, the number of timer overflows from n times before is the first flag 31 when x ≧ n.
Of the (x−n) th to (n) th flags of the second flag 32, and the sum of the values of all (x−n) th to (n) th flags of the second flag 32, ΣF2 Sum Σ
It is represented by F1 + ΣF2. When x <n, the sum ΣF1 of the values of all the flags from the (x−n + N) th to the (n) th of the first flag 31 and the (x−n of the second flag 32
It is represented by the sum ΣF1 + ΣF2 with the sum ΣF2 of the values of all the flags from the + N) th to the (n) th.

【００３７】よって制御回路４は、パルスの発生があると、ｘ≧ｎの場合は、発生時刻＋Ｔ×（ΣＦ１＋ΣＦ２）−Ｍ（ｘ−ｎ）＜ｔの条件が、ｘ≧ｎの場合は、発生時刻＋Ｔ×（ΣＦ１＋ΣＦ２）−Ｍ（ｘ−ｎ＋Ｎ）＜ｔの条件が満たされるか否か判断し、この条件が満たされた場合パルス発生率が規定値を越えたものとして警報回路７へ通知する。この後、および、上記条件が満たされないときは、制御回路４は、メモリ２のＭ（ｘ）にパルス発生時のタイマ値を格納し、第１のフラグ３１の（ｘ−１）番地のフラグＦ１（ｘ）および第２のフラグ３２の（ｘ−１）番地のフラグＦ２（ｘ）を“０”とし（Ｓ１４）、最後に内部のＮ進カウンタ６を歩進させて終了する。Therefore, when a pulse is generated, the control circuit 4 generates the generation time + T × (ΣF1 + ΣF) when x ≧ n.
2) When the condition of -M (x-n) <t is x≥n, the occurrence time + Tx (ΣF1 + ΣF2) -M (x-n + N) <
It is determined whether or not the condition of t is satisfied, and if this condition is satisfied, the alarm circuit 7 is notified that the pulse generation rate exceeds the specified value. After this, and when the above conditions are not satisfied, the control circuit 4 stores the timer value at the time of pulse generation in M (x) of the memory 2, and the flag at the address (x-1) of the first flag 31. F1 (x) and the flag F2 (x) at the address (x-1) of the second flag 32 are set to "0" (S14), and finally the internal N-ary counter 6 is incremented to finish.

【００３８】また、実施例１および実施例２では、ハードウェアによる実現例を示したが、ファームウェア処理による実現も可能である。また、警報回路７は、パルス発生率が監視値を越えた事を通知する警報回路としたが、パルス発生率が監視値に達しないことを通知する警報装置であってもよい。In the first and second embodiments, an example of hardware implementation is shown, but firmware implementation is also possible. Further, although the alarm circuit 7 is an alarm circuit for notifying that the pulse generation rate exceeds the monitoring value, it may be an alarm device for notifying that the pulse generation rate does not reach the monitoring value.

【００３９】[0039]

【発明の効果】本発明によれば、パルス発生率の算出及び監視を常時行えるため監視性能を向上させることができる。According to the present invention, since the pulse generation rate can be calculated and monitored at all times, the monitoring performance can be improved.

【００４０】例えば、パルスの発生が指数分布に従うものとすると従来の方法では、サンプリングとサンプリングとの間にまたがって一定時間内に規定値を越える数のパルスが発生するため、見逃しを生じる場合があるが、本発明においてはそのような見逃しがなくなる。For example, assuming that the generation of pulses follows an exponential distribution, in the conventional method, the number of pulses exceeding the specified value is generated within a certain period of time between samplings, so that it may be overlooked. But
The present invention eliminates such an oversight.

【図面の簡単な説明】[Brief description of drawings]

【図１】本発明に係る計数回路の構成を示すブロック図。FIG. 1 is a block diagram showing a configuration of a counting circuit according to the present invention.

【図２】本発明の第１の実施例におけるタイマオーバフロー時のタイマの動作フローチャート。FIG. 2 is an operation flowchart of the timer when the timer overflows in the first embodiment of the present invention.

【図３】本発明の第１の実施例におけるパルス発生時の制御部の動作フローチャート。FIG. 3 is an operation flowchart of a control unit when a pulse is generated in the first embodiment of the present invention.

【図４】本発明の第２の実施例におけるタイマオーバフロー時のタイマの動作フローチャート。FIG. 4 is an operation flowchart of the timer when the timer overflows in the second embodiment of the present invention.

【符号の説明】 １ セル受信回路 ２ メモリ ４ 制御回路 ５ Ｔ時間タイマ ６ Ｎ進カウンタ ７ 警報回路 ３１ 第１のフラグ ３２ 第２のフラグ[Explanation of Codes] 1 cell reception circuit 2 memory 4 control circuit 5 T time timer 6 N-ary counter 7 alarm circuit 31 first flag 32 second flag

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl. 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｑ 3/00 (72)発明者 小樋 康晴 神奈川県横浜市戸塚区戸塚町216番地 株 式会社日立製作所情報通信事業部内 (72)発明者 江坂 慎一 東京都千代田区内幸町一丁目１番６号 日 本電信電話株式会社内─────────────────────────────────────────────────── ─── Continuation of front page (51) Int.Cl. ⁶ Identification number Internal reference number FI Technical display location H04Q 3/00 (72) Inventor Yasuharu Kohi 216 Totsuka-cho, Totsuka-ku, Yokohama-shi, Kanagawa Stock company Hitachi, Ltd. Information & Communication Division (72) Inventor Shinichi Esaka 1-1-6 Uchisaiwaicho, Chiyoda-ku, Tokyo Nihon Telegraph and Telephone Corporation