ぱたヘネ

■[Vivado]ブロックデザインにポートを追加したらsimできなくなった。

GUIでポートを追加して、SIMを実行しようとするとこんなエラーがでる。

ERROR: [VRFC 10-426] cannot find port init_axi_txn on this module [c:/home/myproj/sting/vivado/zybo/sting_ip/sting_ip.srcs/sources_1/bd/design_1/hdl/design_1_wrapper.v:30]

logから原因の確認

desigin_1_wrapper.vも、それを呼び出すdesign_1.vもVivadoが作っているので不具合ですよね。compile.logを確認すると、c:/home/myproj/sting/vivado/zybo/sting_ip/sting_ip.ip_user_files/bd/design_1/hdlのファイルを使っているが、ファイルが更新されていない

このファイルの更新の仕方はよく分からなかったが、ここにちゃんとポートが追加されたファイルがある

c:/home/myproj/sting/vivado/zybo/sting_ip/sting_ip.srcs/sources_1/bd/design_1/hdl

対応

c:/home/myproj/sting/vivado/zybo/sting_ip/sting_ip.sim/register_rw/behavにある、reg_rw_tb_vlog.prjファイルを直接書き換えたらエラーがなくなりました。元々あった行をコメントにし、desigin.vへのパスを.srcsの下に書き換えました。

# verilog xil_defaultlib  "../../../sting_ip.ip_user_files/bd/design_1/hdl/design_1.v" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/7e3a/hdl" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/2ad9/hdl" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/39ca/hdl/verilog" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/6eb1/hdl"
verilog xil_defaultlib  "../../../sting_ip.srcs/sources_1/bd/design_1/hdl/design_1.v" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/7e3a/hdl" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/2ad9/hdl" --include "../../../sting_ip.srcs/sources_1/bd/design_1/ipshared/39ca/hdl/verilog" --include "../../../s

includeが、.srcs/sources_1を見ているのだから、ファイルもそっちを使うのが正しそう。

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