FPGAの部屋

Vivadoで配置されたロジックと配線を見る２

”Vivadoで配置されたロジックと配線を見る１”の続き。

前回は、画面がFPGA Editor ぽくなったので、今回は、更に使い込んでみた。

・回路図からwbDataForInputReg_reg を選択した。


・Device タブに行くと、wbDataForInputReg_reg が表示されて、ファンイン、ファンアウトの配線が表示されていた。（ファンイン、ファンアウトの配線表示は切ることもできる）


・Device タブで、wbDataForInputReg_reg を拡大してみた。スライスの論理構造が見える。


・wbDataForInputReg_reg の出力ネットを回路図から選択してみた。配線遅延を測ってみると3つのみ表示されて、後は0になっている。


・Device ウインドウでは、沢山の経路が表示されている。かなりファンアウトが多い。（ファンアウトは25）


・ingressLoop[?].ingressFifo に wbDataForInputReg ネットが行っている。


・ingressLoop[5].ingressFifo を1階層展開してみた。


・もう1層展開するとこうなった。これでやっと実際のロジックが見えた。


・内部の階層の配線をクリックして配線遅延を見てみた。


・配線遅延（Net Properties の Cell Pins）


・Device ウインドウは、以前と同様だ。同じネットに接続されているので、当然といえば当然だが、すべての接続ネットの配線遅延が一括で見たい場合はどうするのだろう？


・やり方がわかった。Net Properties の Connectivity を選択すればすべてのネットの配線遅延が見えた。


Vivado では、回路図も参照しながら、FPGAの内部ロジックや配線の具合を見ることができることがわかった。FPGA Editor より使いやすくなったと思う。

1. 2013年09月01日 04:28 |
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