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Zynq-7000（ZC702)のチュートリアル２をやってみた２（IPの接続）”の続き。
今回はXPSのZynq タブで設定を行った後、PlanAheadに戻って論理合成、インプリメントした。
・XPSのZynqタブで、緑色の32b GP AXI Master Portsボタンをクリックした。
・processing_system7のダイアログが開いた。Generalを展開した。
・Enable GPIO on EMIO Interface にチェックを付けた。
・Width of GPIO on EMIO Interface を1にセットした。OKボタンをクリックした。
・System Assembly Viewタブをクリックし、Portsタブをクリック。processing_system7_0を展開する。
・(IO_IF)GPIO_0 のConnected Port のNot connected to External Ports をクリックしてプルダウンメニューからMake Ports External を選択した。
・(IO_IF)GPIO_0 のConnected Port がConnected to External Ports に変更された。
・External Ports を展開すると、axi_gpio_GPIO_IO_pin とprocessing_system7_0_GPIO_pin が外部ポートに出力されている。
・ProjectメニューからDesign Rule Check を実行した。エラーはなかった。
・XPSを閉じた。
・PlanAheadでトップファイルを作成する。Sources ウインドウでsystem.xmp を選択し、右クリックメニューからCreate Top HDL をクリックした。
・system_stub.v が生成され、トップファイルとなった。
・今度は制約ファイルを生成する。Sources ウインドウで右クリックメニューからAdd Sources を選択する。
・Add Sources ダイアログが開いた。Add or Create Constraints のラジオボタンを選択する。
・ダイアログでCreate File... ボタンをクリックした。
・Create constraints file ダイアログでFile name をsystem に変更した。
・ダイアログにsystem.ucf が入っているのが見える。Finish ボタンをクリックした。
・PlanAhead Project Manager のSources ウインドウにsystem.ucf が入った。
・下の制約を書いた。（チュートリアルから転載）
# Connect to Push Button "SW5"
NET axi_gpio_0_GPIO_IO_pin IOSTANDARD=LVCMOS25 | LOC=G19;
# Connect to Push Button "SW7"
NET processing_system7_0_GPIO_pin IOSTANDARD=LVCMOS25 | LOC=F19;
・PlanAhead のFlow Navigator でBitstream generation completes の下のGenerate Bitstream をクリックして、論理合成、インプリメントを行った。
・ダイアログが出るので、Yesボタンをクリックした。
・論理合成後にCritical warning が出たが無視する。
・ビットストリーム生成まで終了した。PLのリソースはほとんど使用していない。
・デバイス表示。PSの領域は案外小さいのかも、PLの方が圧倒的に本当に大きいのか？実際のチップではどうなんだろうか？
・FPGA Editor を開いてみた。UCFで設定したIOピンが見えた。
・最大動作周波数は、95.238MHzだった。クリティカル・パスを見てみた。
ZC702ボードを持っていないので、これで終了。
＃もしかすると、続きをやることが出来るかもしれない。
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Zynq-7000（ZC702)のチュートリアル２をやってみた４（実機でテストの準備）”に続く。
- 2012年06月25日 05:18 |
- Zynq
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