東芝、2次以降のキャッシュを全てMRAMにする低電力・低コスト技術

　東芝は、2次以降のオンチップキャッシュを全て磁気メモリ(STT-MRAM)に置き換えることで、大規模高性能プロセッサやSoC(System on a Chip)などの消費電力と製造コストを低減する技術を開発した。米国ワシントンD.C.で開催されている電子デバイス技術の国際学会IEDM 2015で12月9日に、開発した技術の概要を発表した(講演番号25.1)。

　現在、大規模高性能プロセッサやSoCなどのオンチップキャッシュには、SRAMが使われている。SRAMは読み出しと書き込みのアクセスはきわめて高速なのだが、待機時(SRAMにアクセスがないとき)でもかなりの電流を消費する、半導体メモリ技術の中では記憶容量当たりのシリコン面積が大きい(容量当たりの製造コストが高い)といった弱点を抱えている。このため、キャッシュ階層の最下層に位置し、最も記憶容量の大きなラストレベルキャッシュ(LLC)には、記憶容量当たりのシリコン面積がSRAMよりも小さな埋め込みDRAM(eDRAM)を採用するプロセッサもある。ただしDRAMにも待機時消費電流が大きいという欠点があり、問題の根本的な解決には至っていない。

　そこでキャッシュのメモリをSRAMではなく、不揮発性メモリに変更するというアイデアが注目を集めている(参考記事)。不揮発性メモリは、原理的には待機時消費電流をゼロにできるし、さらにはSRAMよりもメモリセル面積が小さいことが多いからだ。不揮発性メモリ技術にはいくつかの候補が存在するのだが、キャッシュ向けの最有力候補は磁気メモリ(STT-MRAM)技術だとされている。読み書きの寿命が半永久的であることと、ランダムアクセスが比較的速いことが、その理由である。

ラストレベルから3次、2次のキャッシュにも磁気メモリ技術を導入

　昨年(2014年)12月の国際会議IEDMですでに、東芝はオンチップキャッシュに磁気メモリを導入する研究開発の成果を発表している(参考記事)。このときはキャッシュ階層の中でも、ラストレベル(LLC)だけを磁気メモリ(STT-MRAM)に置き換え、そのほかのキャッシュはSRAMのままというアーキテクチャで検討した。プロセッサの処理性能は7％ほど低下したものの、平均的な消費電力は60％減、すなわち4割と大きく下げることができた。

　そして今年(2015年)のIEDM 2015では、2次キャッシュと3次キャッシュのメモリ技術をSRAMから磁気メモリ(STT-MRAM)に置き換える開発成果を発表した。

　開発のキーポイントは、キャッシュの次数(レベル)によってSTT-MRAMのメモリセル技術を最適化したことだ。高速性を要求する2次キャッシュでは、2個のトランジスタと2個の磁気トンネル接合(MTJ)で1個のメモリセルを構成した。そして高密度を要求する3次キャッシュ(およびラストレベルキャッシュ)では、1個のトランジスタと1個のMTJで1個のメモリセルを構成するアーキテクチャとした。さらに、MTJのサイズをLLCよりも3次キャッシュで小さくし、2次キャッシュではさらに小さくにすることでデータ書き込み電流の増加を抑制した。

　MTJの熱安定性係数(Δ:デルタ)もキャッシュのレベルに合わせて調整した。記憶したデータの寿命が長いラストレベルキャッシュではΔを大きくすることで、熱安定性を高める。ただしΔが大きいと、高速な書き込みでは消費電流が増加する。そこで3次キャッシュではΔをLLCよりも低くし、2次キャッシュではΔを3次キャッシュよりもさらに小さくした。

処理速度はほぼ変わらず、消費エネルギーは4分の1に減少

　講演では、STT-MRAM技術をオンチップキャッシュに採用したプロセッサと、従来のSRAM技術を採用したプロセッサで、命令実行速度と命令当たりの消費エネルギーを比較してみせた。シミュレーションに用いた条件は、4個のCPUコアを搭載し、コアごとに 256KBの2次キャッシュを備えており、8MBの3次共有キャッシュを搭載、などである。

　シミュレーションの結果、命令実行速度の低下は平均するとわずか2％で済み、命令実行に要するエネルギーは4分の1と大幅に低下することが分かった。STT-MRAM技術の導入によって性能を低下させることなく、消費エネルギーを一気に削減可能なことが明確になった。

　また、プロセッサ全体の平均的な消費電力は35％に減少し、プロセッサのシリコン面積は63％に縮小されるとした。