ついにベールを脱いだIntel-Micron連合の超大容量3D NAND技術

　NANDフラッシュメモリの開発と製造で連合を組んでいるIntelとMicron Technology(Intel-Micron連合)が3D NAND技術による超大容量フラッシュメモリを報道機関向けに発表したのは、今年(2015年)の3月末のことだ。MLC(2bit/セル)技術で記憶容量が256Gbitの3D NANDチップ、TLC技術で384Gbitの3D NANDチップを開発し、256Gbit品のサンプル出荷を特定の顧客向けに始めた、とアナウンスした。

　MLC技術で256Gbit、TLC技術で384Gbitというのは、半導体メモリ(シングルダイ)としては過去最大の記憶容量である。3D NANDフラッシュメモリの量産化で先行するSamsung Electronicsを、研究開発レベルの記憶容量ではIntel-Micron連合が追い抜いた形となった。

　記憶容量のほかに注目を集めていたのが、メモリセル技術だ。Intel-Micron連合は、プレーナ(2D)方式のNANDフラッシュメモリで標準的に使われてきた、「浮遊ゲート(フローティングゲート)方式」のメモリセル技術を3D NANDでも採用した。競合する大手NANDフラッシュメモリ・ベンダーのSamsung、SanDisk-東芝連合、SK Hynixはいずれも3D NANDのメモリセル技術にIntel-Micron連合とは違う方式、すなわち、「電荷捕獲(チャージトラップ)方式」を選択した。チャージトラップ方式の3D NANDセル技術は国際学会で概要がSamsungや東芝などによって明らかになっていたのに対し、浮遊ゲート方式の3D NANDセル技術をIntel-Micron連合は公表していなかった。

IEDM 2015でIntelとMicronが3D NAND技術の概要を公表

　この12月に米国ワシントンD.C,で開催された電子デバイス技術に関する世界最大の国際学会「IEDM 2015(2015 IEEE International Electron Devices Meeting)」で、Intel-Micron連合は3D NANDフラッシュメモリの技術概要を公表した。12月7日にIntelとMicronが共同発表の形で3D NANDフラッシュメモリ技術を講演した(講演番号3.3)。続く8日には、Micronが次世代不揮発性メモリ技術を展望する講演の中で、3D NANDフラッシュ技術の内容を一部、明らかにした(講演番号10.1)。

　まず、MLC技術で256Gbit、TLC技術で384Gbitという記憶容量を実現するのは、同じシリコンダイであることが明確になった。3月末の発表時点では、同一のチップであるかどうかは、やや曖昧になっていた。シリコンダイの面積は168.5平方mmである。以前に本コラムでは、シリコンダイの面積を175平方mmと予測した。予測値よりも実際のシリコンダイはやや小さかった。

　平方mm当たりの記憶容量(記憶密度)は、MLC技術で1.52Gbit、TLC技術で2.28Gbitである。Samsungが2015年2月に国際学会ISSCCで発表した128Gbitの3D NANDチップはTLC技術を採用しており、平方mm当たりの記憶容量は1.86Gbitだった。Intel-Micron連合が開発した384Gbitチップは、過去最高の記憶密度を達成したことになる。

3D NANDセルに浮遊ゲート方式を採用

　IEDM 2015では、浮遊ゲート方式の3D NANDセルの構造と作製方法を公表した。メモリセルは垂直に細長いチャンネルを配置した構造で、基本的にはSamsungや東芝などと変わらない。大きく違うのは、チャンネルを共有するメモリセル同士が、きちんと電気的に分離されていることだ。チャンネル用の細長い穴(ホール)から、制御ゲート層をエッチングで浅く取り除く。それからゲート間(制御ゲートと浮遊ゲートの間)絶縁(IPD)膜と浮遊ゲート層を形成する。浮遊ゲート層は形成当初はチャンネル用ホールの内壁全体を覆っているが、制御ゲート層に形成した部分を残して取り除かれる。この結果、隣接するセル間がきちんと分離される。

　これに対してSamsungや東芝などが採用したチャージトラップ方式の3D NANDセルでは、チャージを捕獲する酸化窒化膜が縦に隣接するメモリセル間で連続しており、電気的な結合が残る。このためメモリセルの原理的な制御性では、浮遊ゲート方式が優るというのがIntel-Micron連合の主張である。

　開発したチップの設計ルールは公表しなかったが、講演ではメモリセル面積を0.00078平方μmと述べていた(論文にはメモリセル面積が記載されていない)。32層の3D NAND技術なので、メモリセル面積を32倍すれば、おおよその設計ルールが分かる。具体的には、メモリセル面積の32倍が約0.025平方μmであることから、設計ルールは約50nm(0.05μm)だと推定できる。

メモリセル間のばらつきと干渉を大幅に抑制

　3D NAND技術の大きな利点(プレーナ技術と比較)に、メモリセルのしきい電圧のばらつきが小さくなることと、隣接するメモリセル間の電気的な干渉が大幅に低くなることがある。講演では、20nmのプレーナ技術で製造したNANDフラッシュメモリと比べ、しきい電圧のばらつきはおよそ半分に、隣接するメモリセル間の電気的な干渉は約5分の1に減少したと述べていた。

　プログラム動作と消去動作によって生じるウインドウ電圧と読み出しディスターブのウインドウ電圧はともに10Vあるので、隣接セル間の干渉を著しく低減できたことと合わせ、プレーナ技術に比べるとTLC技術をはるかに導入しやすくなっている。

CMOSロジックとメモリセルアレイを積層してシリコンを縮小

　Intel-Micron連合が開発した3D NANDチップには、メモリセルが浮遊ゲート方式であることのほかに、もう1つ、大きな特徴が存在していた。CMOSロジック(周辺回路)とメモリセルアレイを積層することで、シリコン面積を縮小していたのだ。具体的には、ワード線デコーダ回路とセンスアンプ回路を下層に、メモリセルアレイを上層に配置している。このために金属配線が4層ほど、増加した。2層の金属配線はメモリセルアレイの下端にあり、上部のメモリセルアレイと下部のCMOS回路を接続する。残りの2層はメモリセルアレイの上端にあり、1層がビット線、1層が電源バスとなっている。

　興味深かったのは、12月6日に開催されたIEDMのショートコース(技術解説講座)で、NANDフラッシュメモリ技術の解説を担当したSamsung Electronicsが、3D NANDフラッシュの今後の方向性として「CMOSロジック(周辺回路)とメモリセルアレイを積層してシリコン面積を縮小する」という、まったく同じアイデアを述べていたことだ。Intel-Micron連合のチップに限らず、3D NANDフラッシュでは周辺回路とメモリセルアレイを積層する構造が主流になるということだろう。

768Gbitの超々大容量フラッシュが来年(2016年)2月には登場

　Intel-Micron連合は、今回のシリコンに使われた3D NAND技術を「第1世代」と呼んでいた。すると「第2世代」がいずれは登場するとの考えが浮かぶ。第2世代の3D NAND技術を採用したシリコンダイは、来年(2016年)2月に国際学会ISSCCで発表される可能性が高い。既に公表されているISSCCのプログラムと記者会見によって、Intel-Micron連合が768Gbitというとてつもなく大きな記憶容量の3D NANDフラッシュメモリを発表予定であることが示されているからだ。

　384Gbitを168.5平方mmのシリコンに収容したのが第1世代の3D NANDチップである。ISSCCでは、2倍の記憶容量である768Gbitを、それほど変わらない179.2平方mmのシリコンに収容する。シリコン面積はわずか6%しか増えていない。「第2世代」の3D NAND技術を導入している可能性はきわめて高い。

　それでは第2世代の3D NAND技術とはどのようなものなのだろうか。ほぼ確実なのは、縦積みするメモリセル数の増加である。第1世代が32層であるのに対し、第2世代は48層あるいは64層になるとみられる。多値メモリ技術はTLC技術(3bit/セル技術)を維持する。設計ルールは、メモリセルの積層数で違ってくる。48層の場合は、設計ルールを縮小することで、シリコン面積の増大を抑えることになる。64層の場合は、第1世代と同じ設計ルールで済むだろう。

　NANDフラッシュメモリ技術がプレーナ技術から3D NAND技術へと切り換わることが明確になったのは、256Gbit品からである。128Gbit品のシングルダイではプレーナ技術と3D NAND技術が混在しており、3D NANDチップの生産工程でトラブルが発生しても、プレーナ技術のシングルダイで置き換えられるようになっていた。3D NAND技術が独立する256Gbit品はまだ、本格的な量産期を迎えてはいない。それなのに、開発レベルで3倍の記憶容量を有するシリコンダイが登場を待っているという状況は、変化の速さに戸惑いすら覚える。NANDフラッシュはいったい、どこまで突き進むのか。覚悟を持って行方を見届けたい。