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RTL 性能予測 RTL 論理合成 Verilog シミュレータ Verilog 文書生成
		Verilog 設計ツールは、RTL 設計に欠かす事が出来ないシミュレーション、性能予測、論理合成等の機能を備えています。ツールは高性能・低価格の二大特性を持つと伴に Windows で快適に動作します。コンベンショナルな設計ツールと異なり、複雑な環境設定を必要としないので、何時でも、何処でも、簡単に、ツールを使用する事が出来ます。 Verilog 設計ツールは、高価な RTL 設計ツールの使用コスト低減の一助になる事は確実です。また、教育・トレーニング用のツール・キットとしても適しています。尚、Verilog 設計ツールはLinux、及び、Windows をサポートしています。
		RTL インスペクション・ツール
		RTL インスペクション・ツールは性能予測機能と論理合成機能を備えています。 性能予測機能は、簡易論理合成により使用資源の見積もり、消費電力の見積もりを高速に提供します。初期設計時における what-if アナリシスやアーキテクチュア決定に効果的な役割をします。 論理合成機能は、Verilog RTL の記述からネットリストを生成する合成ツールです。高速合成機能は作業の効率向上を齎します。
		Verilog シミュレータ
		Verilog シミュレータには二種類の方式があります： インタープリター方式 コンパイル方式 インタープリター方式は、 Verilog HDL 記述を中間コード形式に変換して実行するイベント・ドリブン方式のシミュレータです。コード生成最適化機能が内蔵されているので、通常のインタープリター方式のシミュレータより高速に実行します。 コンパイル方式のVerilog シミュレータは、Verilog HDL 記述を C++ 記述に変換してシミュレーションするイベント・ドリブン方式のシミュレータです。C++ コードを直接実行するのでインタープリター方式より遥かに高速に実行します。C++ による表現は記述の拡張性・柔軟性を齎し、自然にカスタマイズ機能を組み込む事を可能にします。
		Verilog 文書生成
		Verilog 文書生成はVerilog HDL で記述されたソース・コードを解析し、HTML 形式の文書ファイルを生成します。 生成された文書ファイルを好みのブラウザーで閲覧する事が出来ます。 シミュレータや論理合成機能と併用すると効果的な役割を果たします。
		Verilog ユーティリティー
		Verilog 記述をチェックする機能とファイル変換等のユーティリティー・プログラムから構成されます。定型的なジョブを間違いなく確実に遂行する為に必要な機能を提供します。
		ツール 概要 Verilogコンパイラー シンタックス・チェック、リント、シンタックス・ハイライト表示などのタスクを遂行します。     テストベンチ生成 DUTの記述を基にしてテストベンチのテンプレートを作成するツールです。テンプレートには、DUTのインスタンス、DUTを使用する際に必要な信号の定義、クロックの生成、各信号の初期化、$monitor等の定義が含まれます。使用者は、テンプレートの内容に殆ど手を加えずにテストベンチ作成を完了する事が出来ます。     ファイル統合 指定したファイル内のVerilog記述を単一ファイルに纏める機能を持ちます。     ファイル分割 指定したファイル内に存在するモジュールを1モジュール毎のファイルに分離します。例えば、三つのファイルに20個の Verilog モジュールが存在する場合、20ファイルが生成されます。ファイル名は自動的に決定されます。
		ソフトウェア IP
		この他に、ソフトウェア IP として以下のパッケージを開発者向けに提供しています： Verilog HDL パーサー Verilog AMS パーサー
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