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【発明の名称】 テスト信号発生器
【発明者】 【氏名】村山 文朗
【住所又は居所】東京都品川区東五反田２丁目１７番１号 ソニーイーエムシーエス株式会社内
【氏名】安田 良宏
【住所又は居所】東京都品川区東五反田２丁目１７番１号 ソニーイーエムシーエス株式会社内
【氏名】礒谷 雅夫
【住所又は居所】東京都品川区東五反田２丁目１７番１号 ソニーイーエムシーエス株式会社内
【氏名】高瀬 弘嗣
【住所又は居所】東京都品川区東五反田２丁目２０番４号 ソニー・ヒューマンキャピタル株式会社内
【課題】ディスプレイ機器のモジュール基板用のテスト信号発生器を提供する。

【解決手段】ＦＰＧＡ２１と、このＦＰＧＡ２１が回路データを参照するメモリ２２と、被検査モジュール基板１０が接続されるコネクタ２６とを設ける。所定の回路データをメモリ２２にロードしてＦＰＧＡ２１を回路データの示す仕様を満たすハードウェアとして機能させる。この機能によりテスト信号ＳTVを形成する。この形成されたテスト信号ＳTVをコネクタ２６に出力してこのコネクタ２６に接続されたモジュール基板１０にテスト信号ＳTVを供給する。
【特許請求の範囲】
【請求項１】
所定の機能を提供するようにモジュール化されたモジュール基板に、所定のテスト信号を供給するテスト信号発生器であって、
ＦＰＧＡと、
検査の対象となるモジュール基板が接続されるコネクタと
を有し、
所定の回路データを上記ＦＰＧＡが参照するメモリにロードして上記ＦＰＧＡを上記回路データの示す仕様を満たすハードウェアとして機能させるとともに、その機能により上記テスト信号を形成し、
この形成されたテスト信号を上記コネクタに出力してこのコネクタに接続されたモジュール基板に供給する
ようにしたテスト信号発生器。
【請求項２】
請求項１に記載のテスト信号発生器において、
上記モジュール基板が、ディスプレイ機器において使用されるものであり、
上記テスト信号が、ビットテスト信号およびカラーバー信号の少なくとも一方のビデオ信号である
ようにしたテスト信号発生器。
【請求項３】
請求項２に記載のテスト信号発生器において、
モードスイッチを有し、
このモードスイッチの設定の変更により上記テスト信号の内容が変更される
ようにしたテスト信号発生器。
【請求項４】
請求項３に記載のテスト信号発生器において、
入力手段を有し、
パーソナルコンピュータにおいて上記回路データが形成され、
この形成された回路データが、上記パーソナルコンピュータから上記入力手段を通じて上記メモリにロードされる
ようにしたテスト信号発生器。
【請求項５】
所定の機能を提供するようにモジュール化されたモジュール基板に、所定のテスト信号を供給するテスト信号発生器であって、
ＦＰＧＡと、
検査の対象となるモジュール基板が接続されるコネクタと
を有し、
所定の回路データをメモリにロードして上記ＦＰＧＡを上記回路データの示す仕様を満たすハードウェアとして機能させ、
この機能により、
水平カウンタおよび垂直カウンタを構成するとともに、
これら水平カウンタおよび垂直カウンタにより所定のパルスをカウントして上記モジュール基板を使用するディスプレイ機器の有効画面における水平走査位置および垂直走査位置を示す位置信号を形成し、
この位置信号の示す走査位置にしたがって内容が変化するテスト信号を形成し、
この形成されたテスト信号を上記コネクタに出力してこのコネクタに接続されたモジュール基板に供給する
ようにしたテスト信号発生器。
【請求項６】
請求項５に記載のテスト信号発生器において、
上記機能により、
上記位置信号の示す値と、所定の値とを比較するとともに、
この比較結果にしたがって上記所定の値ごとに上記テスト信号の内容を変化させる
ようにしたテスト信号発生器。
【発明の詳細な説明】【技術分野】
【０００１】
この発明は、ディスプレイ機器のモジュール基板用のテスト信号発生器に関する。
【背景技術】
【０００２】
テレビ受像機やモニタ装置などのディスプレイ機器のメーカにおいは、テスト信号発生器から組み立ての完成したディスプレイ機器にテスト用のビデオ信号を供給し、最終的な検査を行うようにしている。
【０００３】
この場合、そのテスト信号は、ＮＴＳＣ方式やＳＭＰＴＥ方式などの標準方式のビデオ信号である。また、対象とするディスプレイ機器の入力規格に応じて、そのテスト信号は、ＤＶＩ信号やベースバンド・デジタル信号などのデジタル信号、あるいはコンポジット信号やコンポーネント信号などのアナログ信号とされる。
【０００４】
なお、先行技術文献として例えば以下のものがある。
【特許文献１】特開平１１−２６２０３６号公報
【特許文献２】特開平１０−２５７５３１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ところで、ディスプレイ機器は、一般に回路全体を所定の機能ごとに分割するとともに、その分割した回路ごとにモジュール化している。このとき、そのモジュールは、これに必要な部品を１枚のプリント配線基板にマウントしてモジュール基板に構成され、そのモジュール基板をディスプレイ機器内部のコネクタに接続すると、そのディスプレイ機器の一部として動作するように構成されている。
【０００６】
したがって、ディスプレイ機器の製造時、各種の作業をモジュール基板ごとに行うことができるので、検査を容易に、かつ、迅速に行うことができる。
【０００７】
ところが、モジュール基板は、開発者が定めたディスプレイ機器内部のローカルな仕様にしたがって規格化されている。しかし、一般のテスト信号発生器は、上述のように標準方式のビデオ信号を出力するように構成されている。したがって、一般のテスト信号発生器は、ディスプレイ機器のモジュール基板をそのモジュール基板ごとに検査する場合には、使用できない。
【０００８】
この発明は、このような点にかんがみ、デジタル方式のディスプレイ機器におけるモジュール基板をそのモジュール基板ごとに検査する場合に好適なテスト信号発生器を提供しようとするものである。
【課題を解決するための手段】
【０００９】
この発明においては、
所定の機能を提供するようにモジュール化されたモジュール基板に、所定のテスト信号を供給するテスト信号発生器であって、
ＦＰＧＡと、
検査の対象となるモジュール基板が接続されるコネクタと
を有し、
所定の回路データを上記ＦＰＧＡが参照するメモリにロードして上記ＦＰＧＡを上記回路データの示す仕様を満たすハードウェアとして機能させるとともに、その機能により上記テスト信号を形成し、
この形成されたテスト信号を上記コネクタに出力してこのコネクタに接続されたモジュール基板に上記テスト信号を供給する
ようにしたテスト信号発生器
とするものである。
【発明の効果】
【００１０】
この発明によれば、被検査モジュール基板に必要なテスト信号をＦＰＧＡにより形成しているので、その被検査モジュール基板の仕様や機能が変更されても、必要なテスト信号を容易に形成することができる。
【００１１】
また、回路データを変更するだけで各種の仕様やフォーマットに対応できるので、正規の規格に準拠しないテスト信号や独自のテスト信号を形成することもできる。さらに、ＦＰＧＡによりテスト信号を形成しているので、信号ビットがビット単位で変化するビットテスト信号も容易に形成することができる。しかも、構成が簡単であり、スペースを取らない。また、安価である。
【発明を実施するための最良の形態】
【００１２】
〔１〕 構成例
図１において、符号１０は、その特性や仕様などが検査されるモジュール基板を示す。このモジュール基板１０は、これが組み込まれるディスプレイ装置の回路全体を所定の機能ごとに分割してモジュール化したときのモジュールの１つである。このため、モジュール基板１０は、各種の部品がプリント配線基板にマウントされて目的とする機能を実現する回路が構成されているとともに、入力コネクタ１１および出力コネクタ１２が設けられている。
【００１３】
なお、この例においては、モジュール基板１０は、ＮＴＳＣ方式あるいは高品位方式のデジタルビデオ信号を入力することができ、このビデオ信号をデジタル処理するものとする。また、そのビデオ信号は１サンプルが８ビットであるとする。
【００１４】
さらに、符号２０はこの発明によるテスト信号発生器の一例を示す。このテスト信号発生器２０は、ＦＰＧＡ２１およびメモリ２２を有する。ＦＰＧＡ２１は、実際にテスト信号ＳTVを形成するプログラマブルなロジックＩＣであり、この例においては、図示はしないが、回路データにより指示された回路を構築するＣＬＢ、ワーク用のメモリ、外部との信号のアクセスを行うためのＩ／Ｏエレメント、クロックを形成するＰＬＬなどを有して構成されている。
【００１５】
そして、ＦＰＧＡ２１は、これに必要とされる仕様（動作）をＨＤＬにより記述して回路データに変換し、その回路データをメモリ２２にロードすると、その回路データの示す仕様を満たすハードウェアとして機能するものである。
【００１６】
そして、今の場合、ＦＰＧＡ２１は、テスト信号ＳTVを形成するハードウェアとして機能するものであり、この例においては、テスト信号ＳTVとして、
(1) ＮＴＳＣ方式であって、ビットテスト用およびカラーバー用のビデオ信号
(2) 高品位方式であって、ビットテスト用およびカラーバー用のビデオ信号
(3) ＮＴＳＣ方式であって、グラデーションチェック用のビデオ信号
(4) 高品位方式であって、グラデーションチェック用のビデオ信号
を形成するものである。
【００１７】
この例においては、テスト信号ＳTVは、輝度信号Ｙおよび色差信号ＣB、ＣRから構成され、これら信号Ｙ、ＣB、ＣRは１ピクセルをそれぞれ８ビットで表現するものとする。また、輝度信号Ｙは、黒レベルのとき０で、ホワイトピークレベルのときFFh（hは16進値であることを示す）であり、色差信号ＣB、ＣRは、黒レベルのとき80hで、ピクセルの色によって０〜FFhになるものとする。なお、ピクセルの色と、信号Ｙ、ＣB、ＣRのレベルとの関係を図２に示す。
【００１８】
また、メモリ２２は、例えばフラッシュメモリなどの不揮発性メモリであり、このメモリ２２に、ＦＰＧＡ２１を、テスト信号ＳTVを形成するハードウェアとして機能させるための回路データが用意される。
【００１９】
さらに、テスト信号発生器２０は、モードスイッチ２３および水晶発振回路２４を有する。モードスイッチ２３は、ＦＰＧＡ２１が形成するテスト信号ＳTVを上記(1)〜(4)のうちから指定ないし選択するためのものであり、例えば４ビットのディップスイッチである。また、水晶発振回路２４は、ＦＰＧＡ２１の内部のＰＬＬに基準周波数のパルスを供給するためのものである。
【００２０】
また、テスト信号発生器２０は、入力ケーブル２５、出力コネクタ２６、電源回路２７も有する。入力ケーブル２５は、メモリ２２にロードされる回路データを入力するためのものであり、例えばＵＡＲＴ形式あるいはＵＳＢ形式とされている。また、出力コネクタ２６には、被検査モジュール基板１０のコネクタ１１が接続される。そして、電源回路２７は、このテスト信号発生器２０に例えば＋５Ｖの動作電圧を供給するものである。
【００２１】
さらに、符号３０は制御用のパーソナルコンピュータ、符号４０はモニタディスプレイである。パーソナルコンピュータ３０は、ＨＤＬにより記述されたプログラムを回路データに変換し、その回路データをケーブル２５を通じてメモリ２２にロードするとともに、ＦＰＧＡ２１を制御するものである。また、モニタディスプレイ４０は、標準のディスプレイ機器からモジュール基板１０を取り外した機器に対応し、その入力コネクタ４２がモジュール基板１０の出力コネクタ１２に接続される。
【００２２】
図３および図４のルーチン１００は、ＦＰＧＡ２１が(1)および(2)項の機能を実現するためのプログラムをフローチャートにより示すものである。すなわち、パーソナルコンピュータ３０において、ルーチン１００の処理内容がＨＤＬにより記述されるとともに、回路データに変換され、この回路データがパーソナルコンピュータ３０からメモリ２２にロードされる。そして、メモリ２２にロードされた回路データをＦＰＧＡ２１が参照し、その結果、ＦＰＧＡ２１は、ルーチン１００の処理内容を実現するハードウェアとして機能する構成となり、テスト信号ＳTVとして(1)あるいは(2)項のビデオ信号を形成する。なお、ルーチン１００の処理内容の詳細については後述するが、図３および図４においては、この発明にとって主要な部分を抜粋して示している。
【００２３】
また、ＦＰＧＡ２１に所定の回路データがロードされ、図５に示すように、水平カウンタ２１Ｈおよび垂直カウンタ２１Ｖが実現される。この場合、水平カウンタ２１Ｈは、１ピクセルごとのパルスをカウントするとともに、有効画面における水平走査の開始時点ごとにリセットされるものである。また、垂直カウンタ２１Ｖは、１ラインごとのパルスをカウントするとともに、有効画面における垂直平走査の開始時点ごとにリセットされるものである。
【００２４】
このため、ＦＰＧＡ２１に所定の回路データがロードされて分周回路が構成され、この分周回路によりＦＰＧＡ２１の内部のＰＬＬの出力パルスが分周されて水平カウンタ２１Ｈのカウント入力用のパルスおよびリセット用のパルスと、垂直カウンタ２１Ｖのカウント入力用のパルスおよびリセット用のパルスとが形成される。
【００２５】
また、このとき、(1)および(3)項のビデオ信号を形成する場合と、(2)および(4)項のビデオ信号を形成する場合とに対応して、それらカウント入力用のパルスおよびリセット用のパルスの周期およびタイミングが変更される。
【００２６】
したがって、水平カウンタ２１Ｈは、有効水平走査期間ごとに、その開始時点から１ピクセルごとに、カウント値Ｈcntが０から１ずつ増加していく。また、垂直カウンタ２１Ｖは、有効垂直走査期間ごとに、その開始時点から１水平ラインごとに、カウント値Ｖcntが０から１ずつ増加していく。この結果、カウント値Ｈcnt、Ｖcntは、有効画面における水平走査位置および垂直走査位置を示す位置信号となる。
【００２７】
〔２〕 動作
モジュール基板１０を検査する場合には、そのコネクタ１１をコネクタ２６に接続するとともに、コネクタ１２にコネクタ４２を接続する。そして、必要なテスト信号ＳTVの種類に対応してスイッチ２３をセットし、電源をオンにする。
【００２８】
すると、ＦＰＧＡ２１において、スイッチ２３のセット内容に対応したテスト信号ＳTVが形成され、このテスト信号ＳTVがモジュール基板１０に供給されて処理され、その処理結果のビデオ信号がモニタディスプレイ４０に供給される。したがって、モニタディスプレイ４０には、テスト信号ＳTVの内容およびモジュール基板１０の状態（正常／異常）に対応した画面が表示される。
【００２９】
以下に、テスト信号ＳTVの内容および表示画面について説明する。なお、以下の説明においては、簡単のため、モジュール基板１０の扱うビデオ信号ＳTVはプログレッシブ方式（ノンインターレース方式）であるとする。
【００３０】
〔２−１〕 ビットテスト信号およびカラーバー信号
これは、(1)あるいは(2)項のテスト信号ＳTVを形成する場合である。そして、この場合には、スイッチ２３により(1)あるいは(2)項のうちのどちらのテスト信号ＳTVを形成するかを設定しておく。
【００３１】
すると、テスト信号ＳTVはＦＰＧＡ２１において形成されるが、ＦＰＧＡ２１は、ルーチン１００の処理内容を実現するハードウェアとして機能するように構築されてテスト信号ＳTVを形成するのであるから、ＦＰＧＡ２１の処理内容はルーチン１００の処理内容と等価である。
【００３２】
そこで、ＦＰＧＡ２１の処理内容をルーチン１００により説明すると、以下のとおりである。なお、ルーチン１００において、
ｍ：１ラインあたりの有効ピクセルの数／８
ｎ：１フレームあたりの有効ライン数／４
とする。
【００３３】
この場合、
ＮＴＳＣ方式の１ラインあたりの有効ピクセル数＝720ピクセル
ＮＴＳＣ方式の１フレームあたりの有効ライン数＝483本
高品位方式の１ラインあたりの有効ピクセル数 ＝1280ピクセル
高品位方式の１フレームあたりの有効ライン数 ＝1080本
であるから、
ＮＴＳＣ方式のとき、ｍ＝90、ｎ＝120
高品位方式のとき、ｍ＝160、ｎ＝270
にあらかじめ設定される。
【００３４】
そして、ルーチン１００は、有効画面における１ピクセル期間ごとに実行されるものであり、ステップ１０１によりあるピクセル期間Ｔiにおける水平カウンタ２１Ｈのカウント値Ｈcntと、値ｍとが比較される。この比較の結果、Ｈcnt＜ｍのときには、ステップ１１１において、図２Ａの「白」の列にも示すように、変数valがval＝80hにセットされるとともに、信号Ｙ、ＣB、ＣRが、Ｙ＝EBh、ＣB＝80h、ＣR＝80hにセットされる。
【００３５】
しかし、ステップ１０１において、Ｈcnt＜ｍではないときには、ステップ１０２によりピクセル期間Ｔiにおけるカウント値Ｈcntと、値２ｍとが比較される。この比較の結果、Ｈcnt＜２ｍのときには、ステップ１１２において、図２Ａの「黄」の列にも示すように、val＝40h、Ｙ＝D2h、ＣB＝10h、ＣR＝92hにセットされる。
【００３６】
さらに、ステップ１０２において、Ｈcnt＜２ｍではないときには、ステップ１０３によりピクセル期間Ｔiにおけるカウント値Ｈcntと、値ｍとが比較される。この比較の結果、Ｈcnt＜３ｍのときには、図２Ａの「シアン」の列にも示すように、ステップ１１３において、val＝20h、Ｙ＝AAh、ＣB＝A6h、ＣR＝10hにセットされる。
【００３７】
そして、以下同様に、カウント値ｈcntと、値４ｍ〜７ｍとがステップ１０４〜１０７により比較され、その比較結果にしたがって、値valおよび信号Ｙ、ＣB、ＣRがステップ１１４〜１１８において、図２Ａにも示すような値にセットされる。したがって、値valおよび信号Ｙ、ＣB、ＣRは、有効画面における水平走査位置に対応して図２Ａに示すような値にセットされる。
【００３８】
続いて、ステップ１２１によりピクセル期間Ｔiにおける垂直カウンタ２１Ｖのカウント値Ｖcntと、値ｎとが比較される。この比較の結果、Ｖcnt＜ｎのときには、ステップ１３１において、図２Ｂの第１行にも示すように、信号Ｙ、ＣB、ＣRが、Ｙ＝val、ＣB＝80h、ＣR＝80hにセットされる。
【００３９】
しかし、ステップ１２１において、Ｖcnt＜ｎではないときには、ステップ１２２によりピクセル期間Ｔiにおけるカウント値Ｖcntと、値２ｎとが比較される。この比較の結果、Ｖcnt＜２ｎのときには、ステップ１３２において、図２Ｂの第２行にも示すように、Ｙ＝80h、ＣB＝val、ＣR＝80hにセットされる。
【００４０】
さらに、ステップ１２２において、Ｖcnt＜２ｎではないときには、ステップ１２３によりピクセル期間Ｔiにおけるカウント値Ｖcntと、値３ｎとが比較される。この比較の結果、Ｖcnt＜３ｎのときには、ステップ１３３において、図２Ｂの第３行にも示すように、Ｙ＝80h、ＣB＝80h、ＣR＝valにセットされる。
【００４１】
また、ステップ１２３における比較の結果、Ｖcnt＜３ｎではないときには、図２Ｂの第４行にも示すように、信号Ｙ、ＣB、ＣRはそのままとされる。そして、変数valおよび信号Ｙ、ＣB、ＣRが以上のようにセットされると、ルーチン１００の処理を終了する。
【００４２】
以上の結果、テスト信号ＳTVを正常なディスプレイに供給した場合、そのディスプレイの有効画面は、図６にも示すように、４行×８列のエリアＡ11〜Ａ48に分割されることになる。そして、例えば有効画面の左上のエリアＡ11においては、Ｈcnt＜ｍ、かつ、Ｖcnt＜ｎなので、図６にも示すように、上述から
Ｙ＝val＝80h、ＣB＝80h、ＣR＝80h
となる。
【００４３】
また、有効画面の右上のエリアＡ18においては、Ｈcnt＞７ｍ、かつ、Ｖcnt＜ｎなので、上述から
Ｙ＝val＝01h、ＣB＝80h、ＣR＝80h
となる。そして、これらエリアＡ11、Ａ18およびこれらの間のエリアＡ12〜Ａ17では、輝度信号Ｙのレベルは、左のエリアＡ11から右のエリアＡ18に向かうにつれて順に１／２になっていく。
【００４４】
一方、有効画面の左下のエリアＡ41においては、Ｈcnt＜ｍ、かつ、Ｖcnt＞３ｎなので、上述から
Ｙ＝EBh、ＣB＝80h、ＣR＝80h
となる。さらに、その右隣りのエリアＡ42においては、ｍ≦Ｈcnt＜２ｍ、かつ、Ｖcnt＞３ｎなので、上述から
Ｙ＝D2h、ＣB＝10h、ＣR＝92h
となる。そして、同様にしてエリアＡ43〜Ａ48においては、信号Ｙ、ＣB、ＣR図２Ａに示すように制御されているので、図６のエリアＡ43〜Ａ48のようになる。
【００４５】
そして、有効画面における信号Ｙ、ＣB、ＣRのレベルが図６に示すようになるので、その有効画面の表示色は図７に示すようになる。すなわち、左上のエリアＡ11は明るい灰色となり、右上のエリアＡ18は黒色となる。そして、これらのエリアＡ11、Ａ18の間のエリアＡ12〜Ａ17では、灰色になるとともに、エリアＡ11からエリアＡ18に向かうにつれて次第に黒くなっていく。
【００４６】
また、左下のエリアＡ41は、白色となり、その右隣りのエリアＡ42は黄色となる。そして、右下のエリアＡ48に向かうにつれて、エリアは、シアン色、緑色、マゼンタ色、赤色、青色、黒色となる。つまり、エリアＡ41〜Ａ48には、カラーバーが表示される。
【００４７】
そして、このようなテスト信号ＳTVがモジュール基板１０に供給され、その処理結果のビデオ信号がモニタディスプレイ４０に供給される。したがって、そのモジュール基板１０に異常がなければ、モニタディスプレイ４０の表示画面は、図７により説明したとおりの表示色となる。
【００４８】
しかし、モジュール基板１０の信号ラインのうち、例えば輝度信号Ｙの信号ラインに異常があると、モジュール基板１０から出力される輝度信号Ｙのレベルが、その異常に対応して図８の太枠内に示すように変化してしまう。
【００４９】
すなわち、輝度信号Ｙの最上位ビットｂ7の信号ラインに異常があり、その信号ラインが常に“０”レベルになっているとすると、モジュール基板１０から出力される輝度信号Ｙは常にｂ7＝“０”となる。したがって、この場合には、図８の第２行に示すように、エリアＡ11では、本来ならばＹ＝80hになるべきところがＹ＝０になってしまい、その結果、エリアＡ11は明るい灰色になるべきところが黒色となってしまう。しかし、エリアＡ12〜Ａ18では、もとの輝度信号Ｙがｂ7＝“０”であるから、信号ラインがｂ7＝“０”になっても、出力される輝度信号Ｙは本来のレベルのままであり、その結果、エリアＡ12〜Ａ18の本来の明るさの灰色のままとなる。
【００５０】
逆に、異常により輝度信号Ｙの最上位ビットｂ7の信号ラインが常に“１”レベルになっているとすると、モジュール基板１０から出力される輝度信号Ｙは常にｂ7＝“１”となる。したがって、この場合には、図８の第３行に示すように、エリアＡ11では、輝度信号Ｙは本来のレベル80hのままであり、その結果、エリアＡ11は本来の明るさの灰色となる。しかし、エリアＡ12では、本来ならばＹ＝40hになるべきところが最上位ビットｂ7も“１”レベルとなるので、80h（＝ｂ7）が加算されてＹ＝C0hになってしまい、その結果、エリアＡ18は本来よりも明るい灰色となってしまう。また、エリアＡ13〜Ａ18も、出力される輝度信号Ｙに80h（＝ｂ7）が加算されるので、やはり本来よりも明るくなってしまう。
【００５１】
さらに、輝度信号Ｙの第２ビットｂ6の信号ラインに異常があり、その信号ラインが常に“０”レベルになっているとすると、モジュール基板１０から出力される輝度信号Ｙは常にｂ6＝“０”となる。したがって、この場合には、図８の第４行に示すように、エリアＡ12では、Ｙ＝０になってしまい、エリアＡ12は黒色となってしまう。また、エリアＡ11、Ａ13〜Ａ18では、もとの輝度信号Ｙがｂ6＝“０”であるから、出力される輝度信号Ｙは本来のレベルのままであり、エリアＡ11、Ａ13〜Ａ18の本来の明るさの灰色となる。
【００５２】
逆に、異常により輝度信号Ｙの第２ビットｂ6の信号ラインが常に“１”レベルになっているとすると、モジュール基板１０から出力される輝度信号Ｙは常にｂ6＝“１”となる。したがって、この場合には、図８の第５行に示すように、エリアＡ12では、輝度信号Ｙは本来のレベル40hのままであり、その結果、エリアＡ12は本来の明るさの灰色となる。また、エリアＡ11、Ａ13〜Ａ18では、輝度信号Ｙのビットｂ6が“１”レベルとなって、40h（＝ｂ6）が加算されるので、エリアＡ11、Ａ13〜Ａ18は本来よりも明るい灰色となってしまう。
【００５３】
同様に、モジュール基板１０の輝度信号Ｙの信号ラインのうち、ビットｂi（ｉ＝７〜０のどれか）の信号ラインが常に“０”レベルになっているときには、このビットｂiに対応するエリアが黒色になり、他のエリアは正常な明るさとなる。また、ビットｂiの信号ラインが常に“１”レベルになっているときには、このビットｂiに対応するエリアが正常な明るさとなり、他のエリアは本来よりも明るくなる。
【００５４】
したがって、ビットｂiの対応するエリアの明るさと、他のエリアの明るさとから、モジュール基板１０の輝度信号Ｙの信号ラインのうち、そのビットｂiの信号ラインについて、異常の有無を知ることができる。また、輝度信号Ｙの信号ラインの複数に同時に異常を生じていても、異常を生じている信号ラインを知ることができる。
【００５５】
さらに、色差信号ＣBおよびＣRも、図６のエリアＡ21〜Ａ28およびＡ31〜Ａ38に示すように、エリアＡ11〜Ａ18の輝度信号Ｙの場合と同様に変化するので、モジュール基板１０の色差信号ＣBの信号ラインおよび色差信号ＣRの信号ラインについても、エリアＡ21〜Ａ28およびＡ31〜Ａ38の表示色の変化から異常の有無を知ることができる。また、エリアＡ41〜Ａ48には、カラーバーが表示されているので、このカラーバーからも信号ラインの異常を知ることができる。
【００５６】
こうして、今の場合、モジュール基板１０の輝度信号Ｙおよび色差信号ＣB、ＣRの各信号ラインについて、ビットごとに異常を知ることができ、すなわち、ビットテストを行うことができる。
【００５７】
〔２−２〕 グラデーションチェック信号
これは、(3)あるいは(4)項のグラデーションチェック用のテスト信号ＳTVを形成する場合である。そして、この場合には、スイッチ２３をあらかじめ第１あるいは第２のグラデーションのテストモードに設定しておく。すると、電源をオンにしたとき、ＦＰＧＡ２１により図９ＡあるいはＢに示すような第１あるいは第２のグラデーション用のテスト信号ＳTVが形成される。
【００５８】
すなわち、図９Ａの場合には、テスト信号ＳTVは、表示画面の上部の1/3のエリアでは、輝度信号Ｙが、画面の左から右に向かうにつれて10hからFFhまで変化するランプ信号とされ、色差信号ＣB、ＣRがＣB＝80h、ＣR＝80hに固定の信号とされる。また、テスト信号ＳTVは、表示画面の中央の1/3のエリアでは、色差信号ＣBが、画面の左から右に向かうにつれて10hからFFhまで変化するランプ信号とされ、輝度信号Ｙおよび色差信号ＣRがＹ＝80h、ＣR＝80hに固定の信号とされている。さらに、テスト信号ＳTVは、表示画面の下部の1/3のエリアでは、色差信号ＣRが、画面の左から右に向かうにつれて10hからFFhまで変化するランプ信号とされ、輝度信号Ｙおよび色差信号ＣBがＹ＝80h、ＣB＝80hに固定の信号とされる。
【００５９】
したがって、モジュール基板１０が正常であれば、図９Ａにも示すように、表示画面の上部の1/3のエリアは、画面の左から右に向かうにつれて、黒色から白色に次第に変化する。また、表示画面の中央の1/3のエリアは、画面の左から右に向かうにつれて、黄色から青色に次第に変化する。さらに、表示画面の下部の1/3のエリアは、画面の左から右に向かうにつれて、シアン色から赤色に次第に変化する。
【００６０】
さらに、図９Ｂの場合には、テスト信号ＳTVとして３原色信号Ｒ、Ｇ、Ｂが形成されるとともに、表示画面の上部の1/3のエリアでは、赤色信号Ｒが、画面の左から右に向かうにつれて０からFFhまで変化するランプ信号とされ、緑色信号Ｇおよび青色信号ＢがＧ＝０、Ｂ＝０に固定の信号とされる。また、テスト信号ＳTVは、表示画面の中央の1/3のエリアでは、緑色信号Ｇが、画面の左から右に向かうにつれて０からFFhまで変化するランプ信号とされ、赤色信号Ｒおよび青色信号ＢがＲ＝０、Ｂ＝０に固定の信号とされる。さらに、テスト信号ＳTVは、表示画面の下部の1/3のエリアでは、青色信号Ｂが、画面の左から右に向かうにつれて０からFFhまで変化するランプ信号とされ、赤色信号Ｒおよび緑色信号ＧがＲ＝０、Ｇ＝０に固定の信号とされる。
【００６１】
したがって、モジュール基板１０が正常であれば、図９Ｂにも示すように、表示画面の左から右に向かうにつれて、上部の1/3のエリアは黒色から赤色に次第に変化し、中央の1/3のエリアは黒色から緑色に次第に変化し、さらに、下部の1/3のエリアは黒色から青色に次第に変化する。
【００６２】
そして、図９ＡあるいはＢのテスト信号ＳTVを形成するには、そのプログラムをルーチン１００と同様に構成すればよい。すなわち、水平カウンタ２１Ｈのカウント値Ｈcntを変換して上述のランプ信号を形成するとともに、垂直カウンタ２１Ｖのカウント値Ｖcntが、表示画面の上部、中央、下部の各エリアの境界に対応する値になったとき、そのランプ信号と、固定値80hとを信号Ｙ、ＣB、ＣRあるいはＲ、Ｇ、Ｂに割り振るプログラムとすればよい。そして、そのプログラムを回路データに変換してメモリ２２にロードすれば、グラデーションチェック用のテスト信号ＳTVを得ることができる。
【００６３】
〔３〕 まとめ
上述のテスト信号発生器２０によれば、テスト対象がモジュール基板１０であっても、必要なテスト信号ＳTVを形成することができる。そして、その場合、テスト信号ＳTVをＦＰＧＡ２１により形成しているので、メモリ２２にロードする回路データを変更するだけで、テスト信号ＳTVの表示内容や同期周波数を任意に変更することができる。したがって、モジュール基板１０に要求される仕様や機能が変更されても、容易に必要なテスト信号ＳTVを形成することができる。また、回路データを変更するだけで各種の仕様やフォーマットに対応できるので、正規の規格に準拠しないテスト信号や独自のテスト信号を出力することもできる。
【００６４】
さらに、ＦＰＧＡ２１によりテスト信号ＳTVを形成しているので、ビットテスト用のテスト信号ＳTV、すなわち、図６および図７にも示すように、各信号がビット単位で変化するテスト信号ＳTVも容易に形成することができる。そして、そのビットテスト信号ＳTVによれば、モジュール基板１０における各信号ラインの状態をビット単位で目視により知ることができる。
【００６５】
しかも、図１からも明らかなように構成が簡単であり、プリント配線基板に数個の部品をマウントするだけで構成することができるので、スペースを取らない。また、ＦＰＧＡ２１も汎用品を使用できるとともに、電源は＋５Ｖだけでよいので、安価である。
【００６６】
〔４〕 その他
上述においては、テスト信号ＳTVがプログレッシブ方式の場合であるが、インターレース方式の場合には、値ｎを上記の値の1/2とすればよい。また、グラデーションチェック用のテスト信号ＳTVの表示内容（グラデーションの表示パターン）も種々変更することができる。
【００６７】
さらに、モジュール基板１０としてコネクタ１１の形状の異なる複数の基板を扱う場合には、それらのコネクタに見合ったコネクタをコネクタ２６と同様に設けてもよく、あるいは各モジュール基板のコネクタとコネクタ２６との間を接続する変換用のコネクタを用意してもよい。
【００６８】
また、モジュール基板１０のコネクタ１２から出力されるビデオ信号を、モニタディスプレイ４０に供給するだけでなく解析し、その解析結果からビットテスト時におけるテスト結果を、例えば「輝度信号ラインのうちのビットｂ7の信号ラインに異常がある」のように異常個所を表示あるいは出力させることもできる。
【００６９】
〔略語の一覧〕
ＣＬＢ ：Configurable Logic Block
ＤＶＩ ：Digital Visual Interface
ＦＰＧＡ ：Field Programmable Gate Arrays
ＨＤＬ ：Hardware Design Language
Ｉ／Ｏ ：Input/Output
ＩＣ ：Integrated Circuit
ＮＴＳＣ ：National Television System Committee
ＰＬＬ ：Phase Locked Loop
ＳＭＰＴＥ：Society of Motion Picture and Television Engineers
ＵＡＲＴ ：Universal Asynchronous Receiver/Transmitter
ＵＳＢ ：Universal Serial Bus
【図面の簡単な説明】
【００７０】
【図１】この発明の一形態を示す系統図である。
【図２】この発明を説明するための図である。
【図３】この発明を説明するためのフローチャートである。
【図４】図３の続きを示すフローチャートである。
【図５】この発明を説明するための図である。
【図６】この発明を説明するための図である。
【図７】この発明による表示内容を説明するための図である。
【図８】この発明による表示状態を説明するための図である。
【図９】この発明による表示状態を説明するための図である。
【符号の説明】
【００７１】
１０…被検査モジュール基板、２０…テスト信号発生器、２１…ＦＰＧＡ、２２…メモリ、２３…モードスイッチ、２４…水晶発振回路、３０…パーソナルコンピュータ、４０…モニタディスプレイ
【出願人】 【識別番号】０００００２１８５
【氏名又は名称】ソニー株式会社
【住所又は居所】東京都品川区北品川６丁目７番３５号
【出願日】 平成１７年５月２５日（２００５．５．２５）
【代理人】 【識別番号】１０００９１５４６
【弁理士】
【氏名又は名称】佐藤 正美
【公開番号】 特開２００６−３３２９４８（Ｐ２００６−３３２９４８Ａ）
【公開日】 平成１８年１２月７日（２００６．１２．７）
【出願番号】 特願２００５−１５２１９３（Ｐ２００５−１５２１９３）