第5回：完全デジタルPLL回路「ADPLL」を学ぶ
○同期デジタル回路での信号処理
高い周波数の出力信号で低い周波数の基準入力信号をリタイミングすることで，システム全体を同期回路として信号処理する。しかしこのリタイミングの際，出力信号と基準入力信号は非同期であるので（フリップフロップのセットアップ時間とホールド時間を常に満たしているとは限らないので），いわゆるメタスタビリティの問題が生じる3）。ADPLLでは回路やシステムを工夫することで，メタスタビリティの発生確率を低く抑えている。
3）小林春夫，「アナログ技術の新潮流 時間分解能型回路とTDC（後編）」，『日経エレクトロニクス』，2009年4月20日号，no.1002，pp.102-107.
○位相領域での演算
カウンタやTDCで計測した位相差を，設定周波数（FCW：frequency command word）を時間積分して位相情報に変換させたものと比較し，デジタル・フィルタを通してDCOへ入力する。FCWを直接DCO入力させる「フィードフォワード方式」によって，応答特性を向上させる手法も提案されている。この場合，FCWによる設定周波数を変更するタイミングをジッタが少ないように，デジタル的に設定できる。
タイプI，タイプII，および高次のPLL回路は，このデジタル・フィルタ部分の設定により実現可能である（図10）。また，フィルタのパラメータを，動作状態によってダイナミックに変更することも可能だ（車の運転に例えてギア・シフトとよばれる）。
○時間/周波数両面からのモデリング・設計
ADPLLのデバイス・モデリングおよび設計の際には，時間領域と周波数領域の両方のアプローチが必要だ。ADPLLはデジタル回路で実現できるので，VHDL（VHSIC hardware description language）シミュレーションのための時間モデルを構築すると，回路設計を行いやすい。
一方，ループ伝達関数に基づく応答特性や位相雑音の計算のために，周波数領域での解析・設計も有用である。TDC量子化誤差，DCO有限周波数時間分解能，DCOの位相雑音が，ADPLL出力信号への位相雑音への要因になる（逆に言えば位相雑音の要因は，これらのみに限定できる）。
これら三つの出力信号位相雑音への影響は，ADPLLループ伝達関数の関数である。TDC有限時間分解能による位相雑音への影響は低周波領域であり，DCO有限周波数分解能による影響は高周波領域となる。つまり，時間，周波数分解能，伝達関数の設計で，出力位相雑音を計算できる。ADPLLは，プロセス微細化とともに分解能が向上するため，位相雑音特性が従来のアナログPLLよりも優れることが期待できる（図11）。
さらにADPLLでは，ある内部ノードにおけるデジタル値の変化と，出力信号の位相雑音に強い相関があることが分かっている。このため，内部のデジタル値の変化を観測することで，位相雑音特性の製造出荷時のテストを行えることが指摘されている1）。この場合，高価な計測器を使用せずとも，位相雑音を推定できることになる（LSIテストの分野では一般にこのような手法は「alternative testing」 と呼ぶ）。
バックナンバー
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