第5回：完全デジタルPLL回路「ADPLL」を学ぶ
後述するが，DCOの周波数分解能が有限であることや，LC発振回路の位相雑音があることによって，ADPLLループ伝達関数の出力の位相雑音に影響が出ることがある。ここでDCOの利得を，「DCOのデジタル入力値を1ビット変化させたときの出力周波数変化」として定義する。このDCO利得は，温度や電圧，時間の変動だけでなく，発振周波数によっても異なる。このため，DCOの利得はADPLLの伝達関数を設定する際に知っておかなければならない値と言える。ADPLLはデジタル自己校正によってこの値を自動的に計測・計算し，逆数を掛けてDCO利得を正規化する。これにより，DCO内部がアナログ回路特有のばらつきや変動があることを，自動的に補正している（図6）。
○TDC回路による位相差検出
ADPLLでは，出力信号と基準入力信号の周波数/位相比較回路として，カウンタ回路とTDC回路を用いる（図7，図8）2〜3）。まずカウンタ回路において，出力周波数が基準入力周波数の約何倍の整数値になるかを計測する。そしてTDCで，少数部分を計測する。両者の値を合わせると，出力周波数（位相）と基準入力周波数（位相）の比（差）を正確に知ることができる。ADPLLは，新世代のアナログ回路として注目の集まるTDCを位相差検出のために用いていることから，ある意味では非常に先進的であり，時間分解能回路の領域を切り開いたとも言えよう。
2）小林春夫，「アナログ技術の新潮流 時間分解能型回路とTDC（前編）」，『日経エレクトロニクス』，2009年4月6日号，no.1001，pp.88-92.
TDCは，精度の高いトラッキングを実現するのに必要不可欠で，周波数逓倍（integer型PLL）でも必要である。TDCの時間分解能や線形性は，周波数/位相比較器の精度を決定し，出力信号の位相雑音に影響を与える。このため，より細かい時間分解能を持つTDCの，回路トポロジーが提案されている。
また，TDCを構成するインバータ遅延線の遅延量は温度や電圧変動の影響を受けるが，次のような自己校正を行うことでその影響をキャンセルしている。 DCO出力の発振周波数（周期）は既知であるので，TDC回路でその周期をインバータ遅延線の遅延量との相対値として測定する。これにより，逆にインバータ遅延線の遅延値を計測し，その値を基にTDCでの時間計測値を補正するというものだ（図9）。
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