第5回：完全デジタルPLL回路「ADPLL」を学ぶ
ADPLL回路の基本構成
ADPLL回路は，DCO，カウンタ回路とTDC回路，および周辺デジタル回路で構成する（図3）。DCOは，従来のVCO回路を置き換えるものだ。カウンタ回路およびTDC回路は，従来のPLL回路における位相比較回路とチャージ・ポンプ回路に相当する。周辺デジタル回路によって従来のアナログ・フィルタをデジタル・フィルタに置き換えている。
○DCO（デジタル制御発振器）回路
ADPLLでは，内部の発振回路にVCOではなくDCO回路が用いられている。DCOは，入力がデジタル値で，出力はその値に応じた発振周波数の信号になる。DCOの内部はアナログ回路だが，入出力信号はデジタル信号である。これは，基本的なデジタル回路であるフリップフロップ回路と類似している。
DCO回路は例えば，MOSの差動対でゲートとドレインをたすき掛けして構成した負性抵抗と，インダクタLおよび容量Cから構成されるLC発振回路として実現できる（図4）。ここで容量Cは，MOSバラクタ配列として実現する。DCOはデジタル入力に応じて発振周波数を変化させるために，MOSバラクタの容量値を変化させる必要があるが，MOSバラクタのバイアス電圧をアナログ的に変化させるのではなく，デジタル値として変化させる。すなわちデジタル入力が0のときはバイアス電圧を大きくし（バラクタ容量値C），1のときはバイアス電圧を小さくし（バラクタ容量値C＋ΔC），バラクタ値を2値として扱う。アナログ・バイアス電圧を与える場合は，その揺らぎが位相雑音となってしまうが，DCO方式ではバイアス電圧の揺らぎが位相雑音に与える影響は少ない。バラクタ配列全体では，デジタル入力にほぼ比例したバラクタの個数に対して高いバイアス電圧を与え，残りのものは低いバイアス電圧を与えることになる。
最小バラクタ容量変化値が，要求される周波数分解能より大きい場合は，ΔΣ変調によるディザリングを用いる（図5）。例えば，バラクタ1個による容量値変化がCとC＋ΔCであるとすると，ΔΣ変調によって，時間的にCを選択するのを70％，C＋ΔCを選択するのを30％とする。これにより，等価的に C＋0.3ΔCを作り出す。これは，いわゆる「Fractional-N型PLL」を実現していることになる。
プロセス微細化に伴いバラクタのマッチングは良くなり，最小容量値は小さくなる。このほか，バラクタ値のミスマッチに起因する，デジタル入力とバラクタ配列全体の容量値間の非線形性の影響を軽減するために，時間ごとに選択するバラクタを変化させる「ダイナミック・マッチング」という手法も利用できる。これは，ΔΣ型のD-A変調器で利用されている技術である。例えば，あるPLL回路研究者は，「ADPLLは規模の大きなΔΣ型のD-A変調器ととらえることができる。両者とも，CMOSプロセスの微細化による動作クロック周波数の向上に追随して，性能を向上できる信号発生回路である」と評している。
バックナンバー
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