第5回：完全デジタルPLL回路「ADPLL」を学ぶ
我々は2007年ごろから群馬大学と三洋半導体の共同研究としてADPLLの研究開発に取り組んでおり，非常に将来性のある興味深い技術であると実感している。
ADPLLは無線通信用の発振回路のみならず，システムLSI内部のデジタル・クロック生成回路などへの応用が期待できる。本稿では，ADPLLについて分かりやすく解説したい。
無線通信回路や高周波クロック生成に
まず，一般的なPLL回路の役割を説明する。PLL回路とは，入力された交流信号に対し周波数が等しくかつ位相が同期した信号を，フィードバック制御により別の発振回路（従来のPLL回路ではVCO†， ADPLLではDCO†）から出力するものである。フィードバック経路に分周回路を配置すれば，周波数逓倍も実現できる。
†VCO（voltage controlled oscillator）＝電圧制御発振器。
†DCO（digitally controlled oscillator）＝デジタル制御の発振器。
PLLの特徴は，広い周波数範囲にわたって精度の高い信号を発振できることである。近年の通信機器においては，広い周波数範囲での動作が必要になっている。ところが水晶発振器の場合，比較的高い周波数など特定の領域では高い精度（温度依存性など）を実現するが，広範囲な周波数には対応できない。PLL回路は，こうした場合の周波数シンセサイザで利用される。
このほか，システムLSI内部において，デジタル回路を動作させるための高周波クロック信号発生にPLLは利用されている。こうした例では，PLLにおいて比較的低周波の入力クロック信号を周波数逓倍し，高周波クロック信号を生成する。
さらにPLL回路は，FM復調器やクロック・データ・リカバリなどにも利用されている。
オールデジタルPLL回路
ADPLLは，低電圧動作の進むCMOSシステムLSIでの利用に適したPLL回路方式である。具体的には，最小加工寸法が130nm以降のCMOSプロセスで，1.5V程度以下の電源電圧になると，従来のアナログPLLより高い性能を発揮することを期待できる。
ADPLLのメリットは，以下のようなものだ。
●微細な設計ルールを利用するデジタルCMOS回路での，低電源電圧動作に向く
●CMOSプロセスの微細化が進むほど，性能向上を期待できる（従来のアナログPLLでは，微細化しても必ずしも高性能化するわけではない）
●チップ寸法が小さく済む
●初回での完全動作が期待できる
●プロセス開発と並行して回路設計が行える
●プロセス・ポータビリティおよびプロセス・スケーラビリティが確保できる
これらのADPLLのメリットは，下記の特徴からもたらされている。
●デジタル回路で構成するだけでなく，回路設計や検証，そしてテストも，デジタル回路と同様の手法を用いることができる
●アナログ・フィルタ（抵抗やキャパシタを多用）をデジタル・フィルタに置き換えられるので，チップ面積を縮小できる
●チャージ・ポンプ回路が不要。このため，低い電源電圧での動作が可能となる。また，チャージ・ポンプのスイッチ動作がなくなるので，位相雑音を低減できる
●発振出力の位相雑音の要因を，DCO周波数分解能，DCO位相雑音，TDC（time to digital converter）時間分解能の三つに特定できる
●デジタル回路のためプログラム制御が可能になる。高速整定と位相雑音のトレードオフの問題を解決できる
●デジタル自己校正により，製造プロセスや電源電圧，温度変動のループ伝達関数への影響を自動的にキャンセルできる
ADPLLを提唱したStaszewski博士がその著作で何回も強調しているが，ADPLLは次のような考えに基づいて設計されている。
「ディープ・サブミクロンのCMOS製造プロセスにおいて，デジタル信号の時間分解能はアナログ信号の電圧分解能よりも優れている」。
デジタルCMOS回路は，スピードや消費電力の観点から極めて優れており，これがCMOSプロセスがLSIにおいて主流になった理由である。上記の考え方に基づくADPLLは，まさに微細CMOSの良さを最大限に利用した方式と言えよう。
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