東芝の半導体部門，チップ-パッケージ-ボードの一貫解析システムを整備，高速化に対応

　東芝 セミコンダクター社は，チップとパッケージ，ボードの一貫解析システム「CSP（Chip-Package-System）協調設計検証システム」を開発した（同社の関連ページ）。チップの高速化が今回のシステムを開発した背景にある。同社によれば，DDRならば667MHz，シリアル信号ならば1〜1.5Gビット/秒を超えると，今回の解析システムは必須になるという。

　チップ-パッケージ-ボードの一貫解析は，高速のコンピュータ・システムなどを中心にこれまでも行われてきた。こうした検証で半導体メーカーの役割と言えば，基本的にはチップのI/O回路のIBISモデルやSPICEモデルを提供することぐらいだった。パッケージのモデルを調達し，このIBISやSPICEモデルを使って，実際にシミュレーションするのはセット・メーカーだった。

　今回，半導体メーカーの東芝 セミコンダクター社が一貫解析システムの整備に乗り出した背景には，チップの高速化によって，パッケージやボードを考慮しないでチップの最適設計が難しくなってきたことがある。

　「これまではチップとパッケージ，ボードはそれぞれ別々に設計・検証してきた。三つそれぞれにマージンが必要となり，全体としてはオーバー・スペック気味になってしまっていた。三つをまとめて扱うことで，全体のマージンを適正化できる」（システムLSI事業部カスタムSoC応用設計技術部　参事の福場義憲氏）。

　今回の解析システムは一部の機能を2007年10月から東芝社内で試用してきた。2008年第3四半期には，ASICやASSPの開発で本格的に適用する。

電源品質を早期段階から確認可能

　半導体メーカーが手がけていること以外にも，今回の解析システムには，複数の特徴がある。例えば，（1）信号品質（シグナル・インテグリティ）に加えて電源品質（パワー・インテグリティ）も解析する，（2）仕様決めから最終設計工程まで長きに亘ってカバーする，（3）内製ツールと市販ツールを組み合わせて構築している，などである。

　福場氏によれば電源品質を解析し，電源系を最適設計することで，チップやパッケージのコストを削減できるという。例えば電源パッド数やパッケージ基板の電源総数を削減できる。今回の解析システムを使ったところ，チップ面積が小さくなり，10〜20％削減した例が複数あったという。

　今回のシステムは，凡そ二つのサブシステムから構成されている。一つは仕様決定など，開発の早期段階に向けたものである。もう一つは，詳細設計やサインオフ検証などの開発の後半をターゲットにしている。どちらのサブシステムも，複数のEDAツールからなる。

　このうち早期段階向けシステムのEDAツールは，基本的に東芝が社内で開発した。ユーザーとの仕様決めなどに使うため，簡単に使えることをモットーに開発したという。仮想的なパッケージを定義して，電源品質や信号品質，ESD耐性などを調べることができる。

　早期に解析できることで，チップ，パッケージ，ボードの同時並行的な開発が可能になり，全体の開発期間が短縮する。これまで7.5〜8カ月だった開発期間が，今回の解析システムの導入で6カ月になったという。

　一方，開発の後半をターゲットしたシステムでは，基本的に市販のEDAツールを使う。モデリングや解析の精度を重視したためである。具体的には，米Apache Design Solutions, Inc.のチップ向け解析ツール「RedHawk」(Tech-On!関連記事)，パッケージやボード向け解析ツール「Sentinel」（関連ニュース・リリース），解析モデル作成ツール「PakSi-E」（Apacheが買収した米Optimal Corp.が開発した製品）などである。

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