CMOSトランジスタに向けた、新しい高誘電率（high-k）プロセス技術の開発によって、少なくとも10nm技術までは、ゲート電極のリーク電流問題を解決できそうだ。この結果、国際半導体技術ロードマップ（ITRS：International Technology Roadmap for Semiconductor）の予想通り、技術開発が進むことになる。
ゲート電流で発生する過剰なリーク電流による発熱が、45nm以降のプロセス技術において、最も大きな課題とされてきた。こうした状況の中、米Clemson Universityは、「ゲート電極のリーク電流を100万分の1に抑えられる製造手法を開発したことで、最先端のプロセス技術に早期に移行できるようになる」と発表した。具体的には、成膜した原子層を急速に加熱する処理を施すことで、ゲート酸化膜の厚さ（等価酸化膜厚、EOT）が0.39nmの際に、リーク電流をわずか10-12A/cm2に抑えることに成功した。 「開発した製造手法はロバスト性が高い。さらに、この手法に向けた製造ツールの開発については、基本的な障壁は何もない。標準的な化学的気相成長（CVD）法と、誰もが使っている前駆体を使うだけだ」と同大学のCenter for Silicon Nanoelectronicsでディレクタを務めるRajendra Singh氏と述べる。「従来との違いは、製造プロセスの化学的反応の最適化とエネルギ源にある。これらはいずれも特許でカバーしている」（同氏）。
Singh氏は、「この開発は、半導体業界に大きな影響を与えるだろう。現在、半導体メーカーは、450mmウエハーへの移行について、投資に見合う価値が得られるかどうかを議論している。しかし、当大学は開発した製造手法を使えば、プロセスの工程をいくつか削減することができ、結果的に、最先端プロセス技術でのコストを減らせるようになる」と述べた。（R. Colin Johnson：EE Times）